JP3037147B2 - Ｐｌｌ型周波数シンセサイザ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は移動通信システムの
変復調用の局部発振信号等，高い周波数安定度を要求さ
れる高周波数信号発生に用いるＰＬＬ型周波数シンセサ
イザに関し、特に周期的にチャネル指定（周波数指定）
をされるＰＬＬ型周波数シンセサイザに関する。

【０００２】

【従来の技術】従来のＰＬＬ型周波数シンセサイザとし
て、公開特許公報（特開昭６１−３５６２５：周波数シ
ンセサイザ）に開示された技術がある。この周波数シン
セサイザは、電圧制御発振器が発生する高周波数信号を
分配器により出力端子と可変分周器とに２分配して出力
する。可変分周器は分周数制御信号（分周比信号）に従
って上記高周波数信号を分周する。可変分周器からの分
周信号は基準発振器からの基準信号とともに位相比較器
に入力され、位相比較器はこれら２つの入力信号の位相
差に比例した電圧を出力する。この位相比較器の出力
は、ループフィルタにより交流成分が除去され、直流成
分のみが制御電圧として上記電圧制御発振器に加えられ
る。電圧制御発振器はこの制御電圧に対応する発振周波
数の上記高周波数信号を生じる。この動作は、位相比較
器に入力される２つの信号の位相差がなくなるまで繰り
返され、電圧制御発振器が発生する高周波数信号は可変
分周器に入力された分周比信号に基づく一定の周波数に
ロックされる。

【０００３】

【発明が解決しようとする課題】上述した従来技術を用
いたＰＬＬ型周波数シンセサイザは、可変分周器にプロ
グラマブルデバイダを用いている。このプログラマブル
デバイダには上記高周波数信号を分周する分周回路に分
周カウンタを用いることが多い。この種の可変分周器で
は、現在与えられている分周比信号と同一の分周比信号
が外部から指定された場合に、再び分周比信号を設定す
ると同時に上記分周カウンタにリセットがかかって可変
分周器の分周数が一瞬不連続になるので、発生する高周
波数信号に瞬時のロックはずれが生じるという欠点があ
った。

【０００４】上述したような高周波数信号の瞬時のロッ
クはずれがあると、この高周波数信号を局部発振信号と
する移動通信システムでは、送受信信号に瞬時のＳ／Ｎ
の劣化を生じ、安定した通信品質を提供できなくなると
いう欠点がある。

【０００５】

【課題を解決するための手段】本発明によるＰＬＬ型周
波数シンセサイザは、制御電圧に対応する周波数のシン
セサイザ出力信号を生じる電圧制御発振器と、供給され
た分周比信号の指示する分周比で前記シンセザイザ出力
信号対応の高周波数信号を分周して分周信号を生じる可
変分周器と、前記分周信号と基準発振器からの基準信号
とを比較して前記制御電圧を生じる位相比較回路とを備
えるＰＬＬ型周波数シンセサイザにおいて、前記可変分
周器に供給されている前記分周比信号を保持し，また保
持された前記分周比信号とは異なる分周比の新たな分周
比信号とリセット信号とが供給されたときには新たな前
記分周比信号を記憶する分周比信号記憶部と、新たに供
給された前記分周比信号の分周比が前記分周比信号記憶
部に記憶されている前記分周比信号の分周比と異なると
きには，前記リセット信号を生じる分周比信号比較部と
をさらに備え、前記可変分周器が、前記分周比信号の指
示する分周比が変化したときには，前記リセット信号を
受けてリセットされる分周カウンタで前記高周波数信号
を分周し、また、縦続接続されたＤフリップフロップ回
路を前記分周カウンタに含み、前記分周比信号記憶部
が、新たに供給された前記分周比信号をＤ端子に，前記
リセット信号をＣＫ端子にそれぞれ供給され、Ｑ端子に
前記分周比信号を保持するＤフリップフロップ回路を含
み、前記分周比信号比較部が、新たに供給された前記分
周比信号と前記分周比信号記憶部に記憶されている前記
分周比信号とをビットごとにＡＮＤゲートをとって比較
するＡＮＤ回路と、全ての前記アンド回路の出力のＮＡ
ＮＤゲートをとるＮＡＮＤ回路とを含んでいる。

【０００６】

【０００７】

【０００８】本発明によるＰＬＬ型周波数シンセサイザ
は、シンセサイザ出力信号でもある高周波数信号を分周
カウンタで分周する。分周カウンタの分周比は、外部か
ら，例えば無線機の制御部等から供給される分周比信号
によって指示されている。この分周比信号は分周比信号
記憶部に記憶されている。分周比信号比較部は、新たな
分周比信号が記憶されている分周比信号と異なる場合の
み、分周カウンタにリセット信号を送って可変分周器の
分周比を更新する。一方、新たな分周比（分周比信号）
が記憶されている分周比と同じ場合には分周信号比較部
は分周カウンタにリセット信号を送らず、分周カウンタ
の分周比は更新されずに現在設定されている分周比を保
持する。従って、本発明によるＰＬＬ型周波数シンセサ
イザは、前回と同じ分周比信号を受けた場合には、分周
カウンタがリセットされず，このリセットに伴なう高周
波数信号の瞬時のロックはずれを生じない。

【０００９】

【発明の実施の形態】図１は本発明によるＰＬＬ型周波
数シンセサイザの一実施の形態を示すブロック図であ
る。

【００１０】このＰＬＬ型周波数シンセサイザの電圧制
御発振器１は、ループフィルタ７からの制御電圧Ｓ７に
よって周波数制御され，制御電圧Ｓ７に対応する周波数
の高周波数信号Ｓ１を生じる。高周波数信号Ｓ１は分配
器２によって出力端子３に出力するシンセサイザ出力信
号Ｓ２ａと可変分周器４に供給する高周波数信号Ｓ２ｂ
とに分けられる。可変分周器４は高周波信号Ｓ２ｂを分
周比信号Ｓ２１が指示する分周比で分周して分周信号Ｓ
４を生じる。なお、分周比信号Ｓ２１は、外部から，例
えばシンセサイザ出力信号Ｓ１を局部発振信号とする無
線機の制御部から周期的に供給される。ここで、水晶発
振器等を用い，高い周波数安定度を有する基準発振器５
が基準信号Ｓ５を発生している。位相比較器６は分周信
号Ｓ４と基準信号Ｓ５の位相差に比例した誤差信号Ｓ６
をループフィルタ７に供給する。ループフィルタ７は誤
差信号Ｓ６の交流成分を除去して制御電圧Ｓ７を生じ、
この制御電圧Ｓ７は上述のとおり電圧制御発振器１の周
波数制御を行う。上記の位相同期（ＰＬＬ）動作は位相
比較器６が分周信号Ｓ４と基準信号Ｓ５との間に位相差
がなくなるまで繰り返され、位相差がなくなると電圧制
御発振器１が出力する高周波数信号Ｓ１が周波数ロック
または位相ロックする。

【００１１】分周比信号比較部９は、新たに供給された
分周比信号Ｓ２１と分周比信号記憶部８が記憶している
分周比信号Ｓ２２とを比較する。ここで、分周比記憶部
８が記憶している分周比信号Ｓ２２は、可変分周器４に
現在設定されている分周比の分周比信号（Ｓ２１）であ
る。分周比信号比較部９は、分周比信号Ｓ２１が分周比
信号Ｓ２２と異なる場合のみ、リセット信号Ｓ２３を可
変分周器４と分周比信号記憶部８とに出力する。なお、
可変分周器４は図２を参照して詳述するとおり分周カウ
ンタを含む。この分周カウンタは、高周波数信号Ｓ２ｂ
を分周信号Ｓ４に分周する分周回路の主要部を構成し、
リセット信号Ｓ２３を受けたときだけリセットされる。

【００１２】次に、図１のＰＬＬ型周波数シンセサイザ
における可変分周器４のリセット動作について詳しく説
明する。

【００１３】現在、高周波数信号Ｓ１が所定の周波数に
ロックしている（即ち、分周比信号Ｓ２２が分周比信号
記憶部８に保持されている）時に、分周比信号Ｓ２２と
同一である分周比信号Ｓ２１が供給されたとする。分周
比信号比較部９は新たに供給された分周比信号Ｓ２１と
分周比信号記憶部８に現在保持されている分周比信号Ｓ
２２とを比較する。この場合には信号Ｓ２１とＳ２２と
が同一であるので、分周比信号比較部９はリセット信号
Ｓ２３を出力しない。従って、可変分周器４の分周カウ
ンタはリセットされることなく連続して現在の分周信号
Ｓ４を出力し続ける。

【００１４】一方、現在と異なる分周比の分周比信号Ｓ
２１が供給されたとする。この分周比信号Ｓ２１は、分
周比信号比較部９によって、分周比信号記憶部８に現在
保持されている分周比信号２２と比較される。この場合
には信号Ｓ２１とＳ２２とが異なるので、分周比信号比
較部９はリセット信号２３を可変分周器４および分周比
記憶部８に出力する。従って、可変分周器４には新たな
分周比信号２１がセットされると同時に内蔵する分周カ
ウンタにもリセットがかかり、可変分周器４は新しい分
周比の分周信号Ｓ４を出力する。この結果、電圧制御発
振器４は新しい分周比に対応する周波数にロックした高
周波数信号Ｓ１を生じる。また、可変分周器４には新た
な分周比信号２１がセットされると同時に、分周比信号
記憶部８にも新たな分周比信号２１がセットされるの
で、分周比信号比較部９による信号Ｓ２１とＳ２２と比
較結果はすぐに同一となり、比較部９はリセット信号Ｓ
２３の発生を停止する。

【００１５】上述のとおり、本実施の形態のＰＬＬ型周
波数シンセサイザは、現在と同一周波数の分周比信号Ｓ
２１が再び供給された場合には、この分周比信号Ｓ２１
を無視して同一の分周比を設定し続けるので、可変分周
器４をリセットすることによる高周波数信号Ｓ１の瞬時
のロック外れを回避することができる。

【００１６】図２は本実施の形態における可変分周器４
のブロック図である。

【００１７】この分周器４は分周カウンタとこの分周カ
ウンタに分周比を設定する分周比設定部とからなる。分
周カウンタは、４つのＤフリップフロップ回路であるフ
リップフロップ３１，３２，３３および３４の縦続回路
で構成される４ビットカウンタと、ＡＮＤ回路３５，３
６，３７，３８および４３と、ＯＲ回路４４とからな
る。この分周カウンタは４ビットカウンタであるので高
周波数信号Ｓ２ｂを１分周（分周なし）から１５分周ま
でのいずれにも分周可能である。

【００１８】上記分周カウンタにおいて、フリップフロ
ップ３１〜３４の各各は、ＣＫ端子に高周波数信号Ｓ２
ｂ等の分周すべきクロックを入力し、反転Ｑ端子の出力
をＤ端子に帰還し、Ｑ端子の出力Ｓ３１〜Ｓ３４を次段
フリップフロップのＣＫ端子（最終段のフリップフロッ
プ３４には次段フリップフロップは存在しない）および
ＡＮＤ回路３５〜３８の一方の入力端子にそれぞれ供給
する。ＡＮＤ回路３５〜３８の出力は、４入力ＡＮＤ回
路４３によってさらにＡＮＤゲートがとられ、４入力Ａ
ＮＤ回路４３の出力はＯＲ回路４４の一方の入力端子に
供給される。なお、ＯＲ回路４４の他方の入力端子には
分周比信号比較部９から“１”のリセット信号Ｓ２３が
供給される。フリップフロップ３１〜３４の各各は、Ｏ
Ｒ回路４４の出力端子から各Ｒ端子に一斉に供給される
“１”によってリセットされる。また、ＯＲ回路４４の
出力は分周信号Ｓ４になる。

【００１９】上記分周比設定部は、Ｄフリップフロップ
回路であるフリップフロップ３９，４０，４１および４
２と、分周カウンタとの共通部であるＡＮＤ回路３５，
３６，３７，３８，４３およびＯＲ回路４４とからな
る。フリップフロップ３９，４０，４１および４２の各
各は、Ｄ端子に分周比信号Ｓ２１の対応するデータＤ
１，Ｄ２，Ｄ３およびＤ４をそれぞれ供給され、ＣＫ端
子にリセット信号Ｓ２３を一斉に受け、Ｑ端子の出力Ｓ
３９〜Ｓ４２をＡＮＤ回路３５，３６，３７および３８
の他方の入力端子にそれぞれ供給する。

【００２０】次に、分周回路４の動作について説明する
と、この回路に外部から供給される分周比信号Ｓ２１は
４ビットの２進符号（バイナリー）である。現在設定さ
れている分周比信号Ｓ２１がＤ１＝“０”（Ｌレベ
ル），Ｄ２＝“１”（Ｈレベル），Ｄ３＝“０”，Ｄ４
＝“１”（０１０１₂ ），つまり分周比＝５だとする
と、フリップフロップ３９〜フリップフロップ４２の出
力Ｓ３９〜Ｓ４２は５（０１０１₂ ）になっている。フ
リップフロップ３１〜３４は４ビットカウンタの動作を
するため、高周波数信号Ｓ２ｂのパルス数に相当する出
力がフリップフロップ３１〜３４のＱ端子に表われる。
フリップフロップ３１〜３４からなる４ビットカウンタ
が高周波数信号Ｓ２ｂをパルス数が５になるまでカウン
トすると、フリップフロップ３１〜３４の出力Ｓ３１〜
Ｓ３４がフリップフロップ３９〜４２の出力Ｓ３９〜Ｓ
４２にそれぞれ一致する。すると、ＡＮＤ回路３５〜３
８の出力が全て“１”になるので、ＡＮＤ回路４３およ
びＯＲ回路４４の出力が“０”から“１”に変化する。
この結果、分周信号Ｓ４は、高周波数信号Ｓ２ｂを５分
周したものとなる。なお、フリップフロップ３１〜３４
は、リセット信号Ｓ２３が“０”から“１”に変化した
とき，つまりリセット信号Ｓ２３を受けたときに、分周
比信号２１のデータＤ１〜Ｄ４をラッチして分周比信号
Ｓ２１の比較値，つまり分周カウンタの比較値を設定す
る。

【００２１】図３は本実施の形態における分周比信号記
憶部８のブロック図である。

【００２２】この分周比信号記憶部８は４つのＤフリッ
プフロップであるフリップフロップ５１，５２，５３お
よび５４からなる。フリップフロップ５１，５２，５３
および５４の各各は、Ｄ端子に分周比信号Ｓ２１の４ビ
ットのデータＤ１〜Ｄ４をそれぞれ供給され、ＣＫ端子
にリセット信号Ｓ２３を一斉に供給され、Ｑ端子に分周
比信号Ｓ２２のデータＤ５，Ｄ６，Ｄ７およびＤ７をそ
れぞれ生じる。フリップフロップ５１〜５４の各各は、
リセット信号Ｓ２３が生じたとき，つまりリセット信号
Ｓ２３が“０”から“１”に変化した場合のみ、分周比
信号Ｓ２１のデータＤ１〜Ｄ４をそれぞれラッチして分
周比信号Ｓ２２として記憶する。

【００２３】図４は本実施の形態における分周比信号比
較部９のブロック図である。

【００２４】この分周比信号比較部９は、分周比信号Ｓ
２１のデータＤ１，Ｄ２，Ｄ３およびＤ４の各各と分周
比信号Ｓ２２のデータＤ５，Ｄ６，Ｄ７およびＤ８の各
各とのＡＮＤゲートをそれぞれとる，ＡＮＤ回路６１，
６２，６３および６４を備える。４入力ＮＡＮＤ回路６
５はＡＮＤ回路６１〜６４の出力のＮＡＮＤゲートをと
ってリセット信号Ｓ２３を生じる。即ち、この分周比信
号比較部９は、分周比信号Ｓ２１の４ビットのデータＤ
１〜Ｄ４と分周比信号Ｓ２２の４ビットのデータＤ５〜
Ｄ８とをビットごとに比較する。そして、全ビットが同
一の場合，つまり分周比信号Ｓ２１とＳ２２とが同一の
場合には、この分周比信号比較部９はリセット信号Ｓ２
３を“０”とし，つまりリセット信号Ｓ２３を送出しな
い。

【００２５】

【発明の効果】以上説明したように本発明のＰＬＬ型周
波数シンセサイザは、可変分周器が分周比信号の指示す
る分周比が変化したときだけリセットされる分周カウン
タをシンセサイザ出力信号に対応する高周波数信号を分
周する分周回路に含んでいるので、外部から指定される
上記分周比信号（チャネルデータ）を現在設定されてい
る分周比信号（チャネルデータ）と比較することによっ
て、外部から新たに指定された分周比が現在設定されて
いるチャネルデータと同一の場合には、新たな分周比信
号を上記分周カウンタに転送せず，即ち無視することに
より、分周比設定時における上記シンセサイザ出力信号
の瞬時のロックはずれを防ぐことができるという利点が
ある。

【００２６】上述の効果により、このＰＬＬ型周波数シ
ンセサイザを局部発振回路とする無線機では、送受信信
号の瞬時のＳ／Ｎの劣化を回避でき、安定した通信品質
で通信できるという効果がある。

【図面の簡単な説明】

【図１】本発明によるＰＬＬ型周波数シンセサイザの一
実施の形態を示すブロック図である。

【図２】本実施の形態における可変分周器４のブロック
図である。

【図３】本実施の形態における分周比信号記憶部８のブ
ロック図である。

【図４】本実施の形態における分周比信号比較部９のブ
ロック図である。

【符号の説明】

１ 電圧制御発振器 ２ 分配器 ３ 出力端子 ４ 可変分周器 ５ 基準発振器 ６ 位相比較器 ７ ループフィルタ ８ 分周比信号記憶部 ９ 分周比信号比較部 ３１〜３４，３９〜４２，５１〜５４ フリップフロ
ップ ３５〜３８，６１〜６４ ＡＮＤ回路 ４３ ４入力ＡＮＤ回路 ４４ ＯＲ回路 ６５ ４入力ＮＡＮＤ回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 制御電圧に対応する周波数のシンセサイ
   ザ出力信号を生じる電圧制御発振器と、供給された分周
   比信号の指示する分周比で前記シンセザイザ出力信号対
   応の高周波数信号を分周して分周信号を生じる可変分周
   器と、前記分周信号と基準発振器からの基準信号とを比
   較して前記制御電圧を生じる位相比較回路とを備えるＰ
   ＬＬ型周波数シンセサイザにおいて、前記可変分周器に供給されている前記分周比信号を保持
   し，また保持された前記分周比信号とは異なる分周比の
   新たな分周比信号とリセット信号とが供給されたときに
   は新たな前記分周比信号を記憶する分周比信号記憶部
   と、新たに供給された前記分周比信号の分周比が前記分
   周比信号記憶部に記憶されている前記分周比信号の分周
   比と異なるときには，前記リセット信号を生じる分周比
   信号比較部とをさらに備え、 前記可変分周器が、前記分周比信号の指示する分周比が
   変化したときには，前記リセット信号を受けてリセット
   される分周カウンタで前記高周波数信号を分周し、ま
   た、縦続接続されたＤフリップフロップ回路を前記分周
   カウンタに含み、 前記分周比信号記憶部が、新たに供給された前記分周比
   信号をＤ端子に，前記リセット信号をＣＫ端子にそれぞ
   れ供給され、Ｑ端子に前記分周比信号を保持するＤフリ
   ップフロップ回路を含み、 前記分周比信号比較部が、新たに供給された前記分周比
   信号と前記分周比信号記憶部に記憶されている前記分周
   比信号とをビットごとにＡＮＤゲートをとって比較する
   ＡＮＤ回路と、全ての前記アンド回路の出力のＮＡＮＤ
   ゲートをとるＮＡＮＤ回路とを含む ことを特徴とするＰ
   ＬＬ型周波数シンセサイザ。