JP2002164783A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JP2002164783A JP2002164783A JP2000357988A JP2000357988A JP2002164783A JP 2002164783 A JP2002164783 A JP 2002164783A JP 2000357988 A JP2000357988 A JP 2000357988A JP 2000357988 A JP2000357988 A JP 2000357988A JP 2002164783 A JP2002164783 A JP 2002164783A
- Authority
- JP
- Japan
- Prior art keywords
- data
- frequency
- frequency division
- fractional
- division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 データ量が多くコントローラ内に大きな記憶
領域を必要とし、且つ１つのチャネルに対応するデータ
を転送するために長時間を要し、消費電力が大きかっ
た。 【解決手段】 コントローラ３２は、分数分周用のデー
タのみを記憶し、整数分周用のデータは記憶していな
い。コントローラ３２からシフトレジスタ３３に転送さ
れた分数分周のデータは演算器３４に供給される。この
演算器３４は分数分周用のデータから整数分周用のデー
タを算出する。セレクタ３５は、位相比較器２４からの
ロック検出信号に応じて演算器３４により演算された整
数分周用のデータ、又はシフトレジスタ３３に保持され
た分数分周用のデータを選択する。
領域を必要とし、且つ１つのチャネルに対応するデータ
を転送するために長時間を要し、消費電力が大きかっ
た。 【解決手段】 コントローラ３２は、分数分周用のデー
タのみを記憶し、整数分周用のデータは記憶していな
い。コントローラ３２からシフトレジスタ３３に転送さ
れた分数分周のデータは演算器３４に供給される。この
演算器３４は分数分周用のデータから整数分周用のデー
タを算出する。セレクタ３５は、位相比較器２４からの
ロック検出信号に応じて演算器３４により演算された整
数分周用のデータ、又はシフトレジスタ３３に保持され
た分数分周用のデータを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＰＬＬ（Ph
ase Locked Loop）回路を用いた周波数シンセサイザに
関する。
ase Locked Loop）回路を用いた周波数シンセサイザに
関する。
【０００２】
【従来の技術】近時、移動体通信システムの技術が急速
に発展している。中でも携帯端末装置としての、例えば
携帯電話器の技術進歩は著しい。
に発展している。中でも携帯端末装置としての、例えば
携帯電話器の技術進歩は著しい。
【０００３】図３は、この種の携帯端末装置に適用され
るＰＬＬ周波数シンセサイザの一例を示している。この
ＰＬＬ周波数シンセサイザ１は、整数分周方式のＰＬＬ
回路を分数分周方式のＰＬＬ回路として動作させる機能
を有している。
るＰＬＬ周波数シンセサイザの一例を示している。この
ＰＬＬ周波数シンセサイザ１は、整数分周方式のＰＬＬ
回路を分数分周方式のＰＬＬ回路として動作させる機能
を有している。
【０００４】温度補償された基準信号源（ＴＣＸＯ）２
は、周波数ｆｒの基準信号を発生する。この基準信号ｆ
ｒは、第１の分周器３に供給される。この第１の分周器
３は、後述するコントローラ１２から供給されるデータ
（分周数Ｒ）に従って基準信号ｆｒを分周し、位相比較
器４の一方入力端に供給する。
は、周波数ｆｒの基準信号を発生する。この基準信号ｆ
ｒは、第１の分周器３に供給される。この第１の分周器
３は、後述するコントローラ１２から供給されるデータ
（分周数Ｒ）に従って基準信号ｆｒを分周し、位相比較
器４の一方入力端に供給する。
【０００５】一方、電圧制御発振器（ＶＣＯ）５の出力
信号は、プリスケーラ６に供給される。このプリスケー
ラ６は予め設定された分周数に応じて前記電圧制御発振
器２５の出力信号を分周する。すなわち、このプリスケ
ーラ６は、第２の分周器７から供給される図示せぬ信号
に応じて分周数、例えば（Ｐ＋１）、Ｐが時系列に変更
され、この分周数に応じて電圧制御発振器５の出力信号
を分周する。このプリスケーラ６の出力信号は、第２の
分周器７及びフラクショナル（分数）制御回路８に供給
される。
信号は、プリスケーラ６に供給される。このプリスケー
ラ６は予め設定された分周数に応じて前記電圧制御発振
器２５の出力信号を分周する。すなわち、このプリスケ
ーラ６は、第２の分周器７から供給される図示せぬ信号
に応じて分周数、例えば（Ｐ＋１）、Ｐが時系列に変更
され、この分周数に応じて電圧制御発振器５の出力信号
を分周する。このプリスケーラ６の出力信号は、第２の
分周器７及びフラクショナル（分数）制御回路８に供給
される。
【０００６】フラクショナル制御回路８は、プリスケー
ラ６の出力信号をカウントし、後述するコントローラ１
２から供給されるデータ（２≦Ｍ、Ｆ＝０〜（Ｍ−
１））に従って第２の分周器７を分数分周動作させるた
めの制御信号を生成する。
ラ６の出力信号をカウントし、後述するコントローラ１
２から供給されるデータ（２≦Ｍ、Ｆ＝０〜（Ｍ−
１））に従って第２の分周器７を分数分周動作させるた
めの制御信号を生成する。
【０００７】また、第２の分周器７はプリスケーラ６の
出力信号を後述するコントローラ１２から供給されるデ
ータ（Ｎ）に従って所定の周波数に分周するとともに、
フラクショナル制御回路８から供給される制御信号に応
じて分数分周動作をする。この場合、第２の分周器７の
分周数はＮ＋（Ｆ／Ｍ）に設定される。
出力信号を後述するコントローラ１２から供給されるデ
ータ（Ｎ）に従って所定の周波数に分周するとともに、
フラクショナル制御回路８から供給される制御信号に応
じて分数分周動作をする。この場合、第２の分周器７の
分周数はＮ＋（Ｆ／Ｍ）に設定される。
【０００８】第２の分周器７の出力信号は前記位相比較
器４の他方入力端に供給される。この位相比較器４は第
１の分周器３、及び第２の分周器７から供給される信号
の位相を比較し、この比較結果に応じてチャージポンプ
回路９を制御する。このチャージポンプ回路９は位相比
較器４の出力信号に応じて電圧を発生し、この電圧はロ
ーパスフィルタ（ＬＰＦ）１０を介して前記電圧制御発
振器５に供給される。したがって、この電圧制御発振器
５はローパスフィルタ１０の出力電圧に応じた周波数の
信号を発生する。すなわち、この電圧制御発振器５は、
周波数＝ｆｒ×（Ｎ＋Ｆ／Ｍ）／Ｒの信号を発生する。
器４の他方入力端に供給される。この位相比較器４は第
１の分周器３、及び第２の分周器７から供給される信号
の位相を比較し、この比較結果に応じてチャージポンプ
回路９を制御する。このチャージポンプ回路９は位相比
較器４の出力信号に応じて電圧を発生し、この電圧はロ
ーパスフィルタ（ＬＰＦ）１０を介して前記電圧制御発
振器５に供給される。したがって、この電圧制御発振器
５はローパスフィルタ１０の出力電圧に応じた周波数の
信号を発生する。すなわち、この電圧制御発振器５は、
周波数＝ｆｒ×（Ｎ＋Ｆ／Ｍ）／Ｒの信号を発生する。
【０００９】また、コントローラ１２は、前記分周分周
用のデータ、及び整数分周用のデータＮ、Ｆ、Ｒ、Ｍを
例えば携帯端末装置の各チャンネルに対応して記憶して
おり、コントローラ１２から出力された１つのチャンネ
ルに対応したデータＦ、Ｎ、Ｍ、Ｒは、データ分岐回路
１３に供給される。このデータ分岐回路１３は、コント
ローラ１２から供給された整数分周用のデータを第１の
シフトレジスタ１４に供給し、分数分周用のデータを第
２のシフトレジスタ１５に供給する。
用のデータ、及び整数分周用のデータＮ、Ｆ、Ｒ、Ｍを
例えば携帯端末装置の各チャンネルに対応して記憶して
おり、コントローラ１２から出力された１つのチャンネ
ルに対応したデータＦ、Ｎ、Ｍ、Ｒは、データ分岐回路
１３に供給される。このデータ分岐回路１３は、コント
ローラ１２から供給された整数分周用のデータを第１の
シフトレジスタ１４に供給し、分数分周用のデータを第
２のシフトレジスタ１５に供給する。
【００１０】第１、第２のシフトレジスタ１４、１５の
出力端はセレクタ１６に接続されている。このセレクタ
１６は前記位相比較器４から出力されるロック検出信号
ＳＬに応じて制御される。すなわち、セレクタ１６は位
相比較器４から供給されるロック検出信号ＳＬがハイレ
ベルの場合、第１のシフトレジスタ１４から出力される
整数分周用のデータＦ、Ｎ、Ｍ、Ｒを選択し、このデー
タＦ、Ｎ、Ｍ、Ｒを第１の分周器３、第２の分周器７及
びフラクショナル制御回路８に供給する。すなわち、デ
ータＲは第１の分周器３に供給され、データＮは第２の
分周器７に供給され、データＦ、Ｍはフラクショナル制
御回路８に供給される。
出力端はセレクタ１６に接続されている。このセレクタ
１６は前記位相比較器４から出力されるロック検出信号
ＳＬに応じて制御される。すなわち、セレクタ１６は位
相比較器４から供給されるロック検出信号ＳＬがハイレ
ベルの場合、第１のシフトレジスタ１４から出力される
整数分周用のデータＦ、Ｎ、Ｍ、Ｒを選択し、このデー
タＦ、Ｎ、Ｍ、Ｒを第１の分周器３、第２の分周器７及
びフラクショナル制御回路８に供給する。すなわち、デ
ータＲは第１の分周器３に供給され、データＮは第２の
分周器７に供給され、データＦ、Ｍはフラクショナル制
御回路８に供給される。
【００１１】また、セレクタ１６は位相比較器４から供
給されるロック検出信号ＳＬがローレベルの場合、第２
のシフトレジスタ１５から出力される分数分周のデータ
Ｆ、Ｎ、Ｍ、Ｒを選択し、このデータＦ、Ｎ、Ｍ、Ｒ
を、上記のように、第１の分周器３、第２の分周器７及
びフラクショナル制御回路８にそれぞれ供給する。
給されるロック検出信号ＳＬがローレベルの場合、第２
のシフトレジスタ１５から出力される分数分周のデータ
Ｆ、Ｎ、Ｍ、Ｒを選択し、このデータＦ、Ｎ、Ｍ、Ｒ
を、上記のように、第１の分周器３、第２の分周器７及
びフラクショナル制御回路８にそれぞれ供給する。
【００１２】上記従来のＰＬＬ周波数シンセサイザ１
は、整数分周方式のＰＬＬ回路と分数分周方式のＰＬＬ
回路を有している。このため、チャネルが切り替えら
れ、位相比較器４から出力されるロック検出信号ＳＬが
ローレベルの場合、分数分周方式ＰＬＬ回路により、高
速に周波数が遷移される。さらに、遷移した周波数の信
号の位相と基準信号の位相が一致し、位相比較器４から
出力されるロック検出信号ＳＬがハイレベルになると、
整数分周方式のＰＬＬ回路に切り替えられ、この整数分
周方式のＰＬＬ回路より、所定の高周波信号を発生す
る。整数分周方式のＰＬＬ回路は分周数を切り替えた際
に発生するノイズが少ない。このため、整数分周方式の
ＰＬＬ回路はチャージポンプ回路から誤差パルスが発生
することがなく、スプリアス（不要輻射信号）を発生し
ないで高周波信号を発生することができる。このよう
に、上記ＰＬＬ周波数シンセサイザ１は、チャネルの切
り替え時に高速ロックアップが可能であるとともに、ス
プリアスを除去することができる。
は、整数分周方式のＰＬＬ回路と分数分周方式のＰＬＬ
回路を有している。このため、チャネルが切り替えら
れ、位相比較器４から出力されるロック検出信号ＳＬが
ローレベルの場合、分数分周方式ＰＬＬ回路により、高
速に周波数が遷移される。さらに、遷移した周波数の信
号の位相と基準信号の位相が一致し、位相比較器４から
出力されるロック検出信号ＳＬがハイレベルになると、
整数分周方式のＰＬＬ回路に切り替えられ、この整数分
周方式のＰＬＬ回路より、所定の高周波信号を発生す
る。整数分周方式のＰＬＬ回路は分周数を切り替えた際
に発生するノイズが少ない。このため、整数分周方式の
ＰＬＬ回路はチャージポンプ回路から誤差パルスが発生
することがなく、スプリアス（不要輻射信号）を発生し
ないで高周波信号を発生することができる。このよう
に、上記ＰＬＬ周波数シンセサイザ１は、チャネルの切
り替え時に高速ロックアップが可能であるとともに、ス
プリアスを除去することができる。
【００１３】
【発明が解決しようとする課題】しかし、上記周波数シ
ンセサイザは、整数分周用のデータと分数分周用のデー
タを必要とする。このため、コントローラ１２は各チャ
ネル毎に分数分周用のデータと整数分周用のデータを記
憶しておく必要がある。
ンセサイザは、整数分周用のデータと分数分周用のデー
タを必要とする。このため、コントローラ１２は各チャ
ネル毎に分数分周用のデータと整数分周用のデータを記
憶しておく必要がある。
【００１４】図４は、１つのチャネル（周波数）に対応
するデータＦ、Ｎ、Ｍ、Ｒを示している。図４（ａ）は
整数分周用のデータであり、図４（ｂ）は分数分周用の
データである。図４（ａ）（ｂ）に示すように、１つの
チャネルに対応する整数分周用のデータ、及び分数分周
用のデータは制御ビットＣＢを含めて、例えば９０ビッ
トにより構成されている。このため、チャネル設定数を
例えば７７個とした場合、総ビット数は、６９３０ビッ
トとなる。したがって、コントローラ１２は、大きな記
憶容量を有するメモリを必要とする。
するデータＦ、Ｎ、Ｍ、Ｒを示している。図４（ａ）は
整数分周用のデータであり、図４（ｂ）は分数分周用の
データである。図４（ａ）（ｂ）に示すように、１つの
チャネルに対応する整数分周用のデータ、及び分数分周
用のデータは制御ビットＣＢを含めて、例えば９０ビッ
トにより構成されている。このため、チャネル設定数を
例えば７７個とした場合、総ビット数は、６９３０ビッ
トとなる。したがって、コントローラ１２は、大きな記
憶容量を有するメモリを必要とする。
【００１５】しかも、コントローラ１２からデータ分岐
回路１３を介して第１、第２のシフトレジスタ１４、１
５に１ビットのデータを転送するための転送レートが、
例えば１μｓである場合、１つのチャネルに対応するデ
ータを全て転送するのに９０μｓもの時間を必要とす
る。このように、データ転送に長時間を要すると消費電
力が大きくなる。この種の携帯端末装置は、バッテリに
より駆動されているため、消費電力が大きくなった場
合、バッテリの寿命が短くなるという問題を招来する。
回路１３を介して第１、第２のシフトレジスタ１４、１
５に１ビットのデータを転送するための転送レートが、
例えば１μｓである場合、１つのチャネルに対応するデ
ータを全て転送するのに９０μｓもの時間を必要とす
る。このように、データ転送に長時間を要すると消費電
力が大きくなる。この種の携帯端末装置は、バッテリに
より駆動されているため、消費電力が大きくなった場
合、バッテリの寿命が短くなるという問題を招来する。
【００１６】さらに、携帯端末装置において、送信と受
信が頻繁に繰り返された場合、送信と受信の間の限られ
た時間内において所要のチャネルの周波数を発生する必
要がある。このため、コントローラ１２からのデータ転
送に長時間を要する場合、ＰＬＬ周波数シンセサイザが
データを受け取ってから所要の周波数にロックするまで
の時間が少なくなり、回路の動作マージンが少なくなる
という問題を有している。
信が頻繁に繰り返された場合、送信と受信の間の限られ
た時間内において所要のチャネルの周波数を発生する必
要がある。このため、コントローラ１２からのデータ転
送に長時間を要する場合、ＰＬＬ周波数シンセサイザが
データを受け取ってから所要の周波数にロックするまで
の時間が少なくなり、回路の動作マージンが少なくなる
という問題を有している。
【００１７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、コントロー
ラ内のメモリの記憶容量を削減でき、データ転送に要す
る時間を削減することができるとともに、消費電力を削
減することが可能な周波数シンセサイザを提供しようと
するものである。
れたものであり、その目的とするところは、コントロー
ラ内のメモリの記憶容量を削減でき、データ転送に要す
る時間を削減することができるとともに、消費電力を削
減することが可能な周波数シンセサイザを提供しようと
するものである。
【００１８】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、上記課題を解決するため、基準信号を発生する
基準信号源と、前記基準信号源からの基準信号を分周す
る第１の分周器と、電圧制御発振器の出力信号を整数分
周用のデータ、及び分数分周用のデータに応じて分周す
る第２の分周器と、前記第１の分周器の出力信号と前記
第２の分周器の出力信号の位相を比較する位相比較器
と、前記位相比較器の出力信号に応じて前記電圧制御発
振器に供給する電圧を発生する電圧発生器と、分数分周
用のデータを受けるレジスタと、前記レジスタに記憶さ
れた前記分数分周用のデータに基づいて整数分周用のデ
ータを演算する演算器と、前記位相比較器の出力信号に
応じて、前記レジスタに記憶された前記分数分周用のデ
ータと前記演算器により演算された整数分周用のデータ
の一方を選択し、前記第１、第２の分周器に供給する選
択回路とを具備している。
イザは、上記課題を解決するため、基準信号を発生する
基準信号源と、前記基準信号源からの基準信号を分周す
る第１の分周器と、電圧制御発振器の出力信号を整数分
周用のデータ、及び分数分周用のデータに応じて分周す
る第２の分周器と、前記第１の分周器の出力信号と前記
第２の分周器の出力信号の位相を比較する位相比較器
と、前記位相比較器の出力信号に応じて前記電圧制御発
振器に供給する電圧を発生する電圧発生器と、分数分周
用のデータを受けるレジスタと、前記レジスタに記憶さ
れた前記分数分周用のデータに基づいて整数分周用のデ
ータを演算する演算器と、前記位相比較器の出力信号に
応じて、前記レジスタに記憶された前記分数分周用のデ
ータと前記演算器により演算された整数分周用のデータ
の一方を選択し、前記第１、第２の分周器に供給する選
択回路とを具備している。
【００１９】また、本発明の周波数シンセサイザは、基
準信号を発生する基準信号源と、前記基準信号源からの
基準信号を整数分周用のデータ、又は分数分周用のデー
タにより分周する第１の分周器と、入力電圧に応じた周
波数の信号を発生する電圧制御発振器と、前記電圧制御
発振器の出力信号を前記整数分周用のデータ、又は前記
分数分周用のデータにより分周する第２の分周器と、前
記分数分周用のデータに応じて前記第２の分周器を分数
分周動作させる制御回路と、前記第１の分周器の出力信
号と前記第２の分周器の出力信号の位相を比較する位相
比較器と、前記位相比較器の出力信号に応じて前記電圧
制御発振器に供給する電圧を発生する電圧発生器と、分
数分周用のデータを受けるレジスタと、前記レジスタに
記憶された前記分数分周用のデータに基づいて前記整数
分周用のデータを演算する演算器と、前記位相比較器の
出力信号に応じて、前記レジスタに記憶された前記分数
分周用のデータと前記演算器により演算された前記整数
分周用のデータの一方を選択し、前記第１、第２の分周
器に供給する選択回路とを具備している。
準信号を発生する基準信号源と、前記基準信号源からの
基準信号を整数分周用のデータ、又は分数分周用のデー
タにより分周する第１の分周器と、入力電圧に応じた周
波数の信号を発生する電圧制御発振器と、前記電圧制御
発振器の出力信号を前記整数分周用のデータ、又は前記
分数分周用のデータにより分周する第２の分周器と、前
記分数分周用のデータに応じて前記第２の分周器を分数
分周動作させる制御回路と、前記第１の分周器の出力信
号と前記第２の分周器の出力信号の位相を比較する位相
比較器と、前記位相比較器の出力信号に応じて前記電圧
制御発振器に供給する電圧を発生する電圧発生器と、分
数分周用のデータを受けるレジスタと、前記レジスタに
記憶された前記分数分周用のデータに基づいて前記整数
分周用のデータを演算する演算器と、前記位相比較器の
出力信号に応じて、前記レジスタに記憶された前記分数
分周用のデータと前記演算器により演算された前記整数
分周用のデータの一方を選択し、前記第１、第２の分周
器に供給する選択回路とを具備している。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１は、本発明のＰＬＬ周波数シンセサイ
ザの一実施例を示している。
ザの一実施例を示している。
【００２２】図１に示すＰＬＬ周波数シンセサイザ２１
において、例えば温度補償された水晶発振器からなる基
準信号源（ＴＣＸＯ）２２は、周波数ｆｒの基準信号を
発生する。この基準信号ｆｒは、第１の分周器２３に供
給される。この第１の分周器２３は、後述するコントロ
ーラ３２から供給されるデータ（Ｒ）に従って基準信号
ｆｒを分周し、位相比較器２４の一方入力端に供給す
る。
において、例えば温度補償された水晶発振器からなる基
準信号源（ＴＣＸＯ）２２は、周波数ｆｒの基準信号を
発生する。この基準信号ｆｒは、第１の分周器２３に供
給される。この第１の分周器２３は、後述するコントロ
ーラ３２から供給されるデータ（Ｒ）に従って基準信号
ｆｒを分周し、位相比較器２４の一方入力端に供給す
る。
【００２３】一方、電圧制御発振器（ＶＣＯ）２５の出
力信号は、プリスケーラ２６に供給される。このプリス
ケーラ２６は予め設定された分周数に応じて前記電圧制
御発振器２５の出力信号を分周する。すなわち、このプ
リスケーラ２６は、第２の分周器２７から供給される図
示せぬ信号に応じて分周数、例えば（Ｐ＋１）、Ｐが時
系列に変更され、この分周数に応じて電圧制御発振器２
５の出力信号を分周する。このプリスケーラ２６の出力
信号は、第２の分周器２７及びフラクショナル（分数）
制御回路２８に供給される。
力信号は、プリスケーラ２６に供給される。このプリス
ケーラ２６は予め設定された分周数に応じて前記電圧制
御発振器２５の出力信号を分周する。すなわち、このプ
リスケーラ２６は、第２の分周器２７から供給される図
示せぬ信号に応じて分周数、例えば（Ｐ＋１）、Ｐが時
系列に変更され、この分周数に応じて電圧制御発振器２
５の出力信号を分周する。このプリスケーラ２６の出力
信号は、第２の分周器２７及びフラクショナル（分数）
制御回路２８に供給される。
【００２４】フラクショナル制御回路２８は、プリスケ
ーラ２６の出力信号をカウントし、後述するデータ（２
≦Ｍ、Ｆ＝０〜（Ｍ−１））に従って第２の分周器２７
をフラクショナル動作させるための制御信号を生成す
る。
ーラ２６の出力信号をカウントし、後述するデータ（２
≦Ｍ、Ｆ＝０〜（Ｍ−１））に従って第２の分周器２７
をフラクショナル動作させるための制御信号を生成す
る。
【００２５】また、第２の分周器２７はプリスケーラ２
６の出力信号をデータ（Ｎ）に従って所定の周波数に分
周するとともに、フラクショナル制御回路２８から供給
される制御信号に応じてフラクショナル動作をする。こ
の場合、第２の分周器２７の分周数はＮ＋（Ｆ／Ｍ）に
設定される。
６の出力信号をデータ（Ｎ）に従って所定の周波数に分
周するとともに、フラクショナル制御回路２８から供給
される制御信号に応じてフラクショナル動作をする。こ
の場合、第２の分周器２７の分周数はＮ＋（Ｆ／Ｍ）に
設定される。
【００２６】第２の分周器２７の出力信号は前記位相比
較器２４の他方入力端に供給される。この位相比較器２
４は、第１の分周器２３、及び第２の分周器２７からの
信号の位相を比較し、この比較結果に応じてチャージポ
ンプ回路２９を制御する。さらに、この位相比較器２４
は、ロック検出回路を有している。このロック検出回路
は、両入力信号の位相が一致した場合、ハイレベルのロ
ック検出信号ＳＬを出力し、両入力信号の位相が不一致
の場合、ローレベルのロック検出信号ＳＬを出力する。
較器２４の他方入力端に供給される。この位相比較器２
４は、第１の分周器２３、及び第２の分周器２７からの
信号の位相を比較し、この比較結果に応じてチャージポ
ンプ回路２９を制御する。さらに、この位相比較器２４
は、ロック検出回路を有している。このロック検出回路
は、両入力信号の位相が一致した場合、ハイレベルのロ
ック検出信号ＳＬを出力し、両入力信号の位相が不一致
の場合、ローレベルのロック検出信号ＳＬを出力する。
【００２７】前記チャージポンプ回路２９は位相比較器
２４の出力信号に応じて電圧を発生し、この電圧はロー
パスフィルタ（ＬＰＦ）３０を介して前記電圧制御発振
器２５に供給される。このため、電圧制御発振器２５は
ローパスフィルタ３０の出力電圧に応じた周波数の信号
を発生する。すなわち、この電圧制御発振器３０は、周
波数＝Ｆｒ×（Ｎ＋Ｆ／Ｍ）／Ｒの信号を発生する。
２４の出力信号に応じて電圧を発生し、この電圧はロー
パスフィルタ（ＬＰＦ）３０を介して前記電圧制御発振
器２５に供給される。このため、電圧制御発振器２５は
ローパスフィルタ３０の出力電圧に応じた周波数の信号
を発生する。すなわち、この電圧制御発振器３０は、周
波数＝Ｆｒ×（Ｎ＋Ｆ／Ｍ）／Ｒの信号を発生する。
【００２８】また、例えばＰＬＬ周波数シンセサイザ２
１の外部に設けられたコントローラ３２は、メモリ３２
ａを有している。このメモリ３２ａは分数分周のデータ
Ｎ、Ｆ、Ｒ、Ｍを例えば携帯端末装置の各チャンネルに
対応して記憶しており、整数分周のデータは記憶してい
ない。
１の外部に設けられたコントローラ３２は、メモリ３２
ａを有している。このメモリ３２ａは分数分周のデータ
Ｎ、Ｆ、Ｒ、Ｍを例えば携帯端末装置の各チャンネルに
対応して記憶しており、整数分周のデータは記憶してい
ない。
【００２９】図２は、メモリ２０ａ内に記憶される１つ
の分数分周用のデータＦ、Ｎ、Ｍ、Ｒの一例を示してい
る。このデータは、４ビットの制御ビットＣＢを含み全
４３ビットにより構成されている。このため、チャネル
設定数が例えば７７である場合、全ビット数は３３１１
ビットである。したがって、メモリ３２ａは、このデー
タを記憶するために、３３１１ビットの記憶容量を有し
ていればよい。また、１ビットのデータを転送するため
の転送レートが例えば１μｓである場合、１つのチャネ
ルに対応するデータを転送するために必要な時間を、４
３μｓと短縮することができる。
の分数分周用のデータＦ、Ｎ、Ｍ、Ｒの一例を示してい
る。このデータは、４ビットの制御ビットＣＢを含み全
４３ビットにより構成されている。このため、チャネル
設定数が例えば７７である場合、全ビット数は３３１１
ビットである。したがって、メモリ３２ａは、このデー
タを記憶するために、３３１１ビットの記憶容量を有し
ていればよい。また、１ビットのデータを転送するため
の転送レートが例えば１μｓである場合、１つのチャネ
ルに対応するデータを転送するために必要な時間を、４
３μｓと短縮することができる。
【００３０】上記コントローラ３２から出力された１つ
のチャンネルに対応した分数分周用のデータＦ、Ｎ、
Ｍ、Ｒは、シフトレジスタ３３に供給される。このシフ
トレジスタ３３のデータＦ、Ｎ、Ｍ、Ｒは、演算器３４
に供給される。
のチャンネルに対応した分数分周用のデータＦ、Ｎ、
Ｍ、Ｒは、シフトレジスタ３３に供給される。このシフ
トレジスタ３３のデータＦ、Ｎ、Ｍ、Ｒは、演算器３４
に供給される。
【００３１】この演算器３４は、例えば加算器とアンド
回路により構成されている。この演算器３４は、分数分
周用のデータＦ、Ｎ、Ｍ、Ｒから、整数分周用のデータ
ＦＩ、ＮＩ、ＭＩ、ＲＩを算出する。すなわち、この演
算器３４では、次の演算が行われる。
回路により構成されている。この演算器３４は、分数分
周用のデータＦ、Ｎ、Ｍ、Ｒから、整数分周用のデータ
ＦＩ、ＮＩ、ＭＩ、ＲＩを算出する。すなわち、この演
算器３４では、次の演算が行われる。
【００３２】ＮＩ＝Ｒ×Ｎ＋Ｆ ＲＩ＝Ｒ×Ｍ ＦＩ＝Ｍ ＭＩ＝Ｍ 前記演算器３４及びシフトレジスタ３３の出力端はセレ
クタ３５に接続されている。このセレクタ３５は前記位
相比較器２４から出力されるロック検出信号ＳＬに応じ
て制御される。すなわち、セレクタ３５は位相比較器２
４から供給されるロック検出信号ＳＬがハイレベルの場
合、演算器３４から出力される整数分周を設定するデー
タＦＩ、ＮＩ、ＭＩ、ＲＩを選択し、このデータＦＩ、
ＮＩ、ＭＩ、ＲＩを第１の分周器２３、第２の分周器２
７、フラクショナル制御回路２８に供給する。すなわ
ち、データＲＩを第１の分周器２３に供給し、データＮ
Ｉを第２の分周器２７に供給し、データＦＩ、ＭＩをフ
ラクショナル制御回路２８に供給する。
クタ３５に接続されている。このセレクタ３５は前記位
相比較器２４から出力されるロック検出信号ＳＬに応じ
て制御される。すなわち、セレクタ３５は位相比較器２
４から供給されるロック検出信号ＳＬがハイレベルの場
合、演算器３４から出力される整数分周を設定するデー
タＦＩ、ＮＩ、ＭＩ、ＲＩを選択し、このデータＦＩ、
ＮＩ、ＭＩ、ＲＩを第１の分周器２３、第２の分周器２
７、フラクショナル制御回路２８に供給する。すなわ
ち、データＲＩを第１の分周器２３に供給し、データＮ
Ｉを第２の分周器２７に供給し、データＦＩ、ＭＩをフ
ラクショナル制御回路２８に供給する。
【００３３】また、セレクタ３５は位相比較器２４から
供給されるロック検出信号ＳＬがローレベルの場合、シ
フトレジスタ３３から出力される分数分周用のデータ
Ｆ、Ｎ、Ｍ、Ｒを選択し、このデータＦ、Ｎ、Ｍ、Ｒ
を、前述したように、第１の分周器２３、第２の分周器
２７、フラクショナル制御回路２８にそれぞれ供給す
る。
供給されるロック検出信号ＳＬがローレベルの場合、シ
フトレジスタ３３から出力される分数分周用のデータ
Ｆ、Ｎ、Ｍ、Ｒを選択し、このデータＦ、Ｎ、Ｍ、Ｒ
を、前述したように、第１の分周器２３、第２の分周器
２７、フラクショナル制御回路２８にそれぞれ供給す
る。
【００３４】このようにして、上記ＰＬＬ周波数シンセ
サイザ２１は、分数分周用のデータ及び整数分周用のデ
ータに応じて動作する。
サイザ２１は、分数分周用のデータ及び整数分周用のデ
ータに応じて動作する。
【００３５】上記実施例によれば、コントローラ３２の
メモリ３２ａには分数分周用のデータのみが記憶され、
整数分周用のデータは記憶されていない。したがって、
総データ数を従来のほぼ半数とすることができるため、
メモリ３２ａがデータを記憶するに必要な容量を大幅に
削減することができる。
メモリ３２ａには分数分周用のデータのみが記憶され、
整数分周用のデータは記憶されていない。したがって、
総データ数を従来のほぼ半数とすることができるため、
メモリ３２ａがデータを記憶するに必要な容量を大幅に
削減することができる。
【００３６】また、１つのチャネルに対応するデータが
少ないため、コントローラ３２からシフトレジスタ３３
にデータを転送するための時間も大幅に短縮することが
できる。したがって、消費電力を削減することができ、
バッテリの寿命を延ばすことが可能である。
少ないため、コントローラ３２からシフトレジスタ３３
にデータを転送するための時間も大幅に短縮することが
できる。したがって、消費電力を削減することができ、
バッテリの寿命を延ばすことが可能である。
【００３７】さらに、コントローラ３２からシフトレジ
スタ３３に転送するデータ数が少なく、且つデータを転
送するための時間が短いため、送受信の間の僅かな時間
において、演算器３４において整数分周用のデータ演算
することができる。したがって、動作マージンを十分に
確保することができるその他、本発明の要旨を変えない
範囲において種々変形実施可能なことは勿論である。
スタ３３に転送するデータ数が少なく、且つデータを転
送するための時間が短いため、送受信の間の僅かな時間
において、演算器３４において整数分周用のデータ演算
することができる。したがって、動作マージンを十分に
確保することができるその他、本発明の要旨を変えない
範囲において種々変形実施可能なことは勿論である。
【００３８】
【発明の効果】以上、詳述したように本発明によれば、
コントローラ内のメモリの記憶容量を削減でき、データ
転送に要する時間を削減することができるとともに、消
費電力を削減することが可能な周波数シンセサイザを提
供できる。
コントローラ内のメモリの記憶容量を削減でき、データ
転送に要する時間を削減することができるとともに、消
費電力を削減することが可能な周波数シンセサイザを提
供できる。
【図１】本発明の一実施例を示す構成図。
【図２】本発明に適用されるデータを示す構成図。
【図３】従来の周波数シンセサイザの一例を示す構成
図。
図。
【図４】図３に示す周波数シンセサイザに適用されるデ
ータを示す構成図。
ータを示す構成図。
２１…ＰＬＬ周波数シンセサイザ、 ２２…基準信号源（ＴＣＸＯ）、 ２３…第１の分周器、 ２４…位相比較器、 ２５…電圧制御発振器（ＶＣＯ）、 ２７…第２の分周器、 ２８…フラクショナル（分数）制御回路、 ３２…コントローラ、 ３２ａ…メモリ、 ３３…シフトレジスタ、 ３４…演算器、 ３５…セレクタ。
Claims (4)
- 【請求項１】 基準信号を発生する基準信号源と、 前記基準信号源からの基準信号を分周する第１の分周器
と、 電圧制御発振器の出力信号を整数分周用のデータ、及び
分数分周用のデータに応じて分周する第２の分周器と、 前記第１の分周器の出力信号と前記第２の分周器の出力
信号の位相を比較する位相比較器と、 前記位相比較器の出力信号に応じて前記電圧制御発振器
に供給する電圧を発生する電圧発生器と、 分数分周用のデータを受けるレジスタと、 前記レジスタに記憶された前記分数分周用のデータに基
づいて整数分周用のデータを演算する演算器と、 前記位相比較器の出力信号に応じて、前記レジスタに記
憶された前記分数分周用のデータと前記演算器により演
算された整数分周用のデータの一方を選択し、前記第
１、第２の分周器に供給する選択回路とを具備すること
を特徴とする周波数シンセサイザ。 - 【請求項２】 基準信号を発生する基準信号源と、 前記基準信号源からの基準信号を整数分周用のデータ、
又は分数分周用のデータにより分周する第１の分周器
と、 入力電圧に応じた周波数の信号を発生する電圧制御発振
器と、 前記電圧制御発振器の出力信号を前記整数分周用のデー
タ、又は前記分数分周用のデータにより分周する第２の
分周器と、 前記分数分周用のデータに応じて前記第２の分周器を分
数分周動作させる制御回路と、 前記第１の分周器の出力信号と前記第２の分周器の出力
信号の位相を比較する位相比較器と、 前記位相比較器の出力信号に応じて前記電圧制御発振器
に供給する電圧を発生する電圧発生器と、 分数分周用のデータを受けるレジスタと、 前記レジスタに記憶された前記分数分周用のデータに基
づいて前記整数分周用のデータを演算する演算器と、 前記位相比較器の出力信号に応じて、前記レジスタに記
憶された前記分数分周用のデータと前記演算器により演
算された前記整数分周用のデータの一方を選択し、前記
第１、第２の分周器に供給する選択回路とを具備するこ
とを特徴とする周波数シンセサイザ。 - 【請求項３】 前記位相比較器は、前記第１、第２の分
周器からの信号の位相が一致している場合、第１の検出
信号を発生し、前記第１、第２の分周器からの信号の位
相が不一致の場合、第２の検出信号を発生し、 前記選択回路は前記位相比較器から第１の検出信号が供
給された場合、前記演算器からの整数分周用のデータを
選択し、前記位相比較器から前記第２の検出信号が供給
された場合、前記レジスタからの分数分周用のデータを
選択することを特徴とする請求項１又は２記載の周波数
シンセサイザ。 - 【請求項４】 前記演算器は、分数分周用のデータＦ、
Ｎ、Ｍ、ＲからＦＩ、ＮＩ、ＭＩ、ＲＩ ＮＩ＝Ｒ×Ｎ＋Ｆ ＲＩ＝Ｒ×Ｍ ＦＩ＝Ｍ ＭＩ＝Ｍ を演算することを特徴とする請求項１又は２記載の周波
数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000357988A JP2002164783A (ja) | 2000-11-24 | 2000-11-24 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000357988A JP2002164783A (ja) | 2000-11-24 | 2000-11-24 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164783A true JP2002164783A (ja) | 2002-06-07 |
Family
ID=18829972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000357988A Pending JP2002164783A (ja) | 2000-11-24 | 2000-11-24 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002164783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243586A (ja) * | 2006-03-08 | 2007-09-20 | Oki Electric Ind Co Ltd | クロック補正回路、移動体端末、基地局装置及びクロック補正方法 |
| KR20160090438A (ko) * | 2015-01-21 | 2016-08-01 | (주)에프씨아이 | 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 |
-
2000
- 2000-11-24 JP JP2000357988A patent/JP2002164783A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243586A (ja) * | 2006-03-08 | 2007-09-20 | Oki Electric Ind Co Ltd | クロック補正回路、移動体端末、基地局装置及びクロック補正方法 |
| KR20160090438A (ko) * | 2015-01-21 | 2016-08-01 | (주)에프씨아이 | 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 |
| KR101645281B1 (ko) | 2015-01-21 | 2016-08-05 | (주)에프씨아이 | 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6553089B2 (en) | Fractional-N frequency synthesizer with fractional compensation method | |
| EP1330035B1 (en) | Fractional-N frequency synthesizer with sine wave generator | |
| RU2085031C1 (ru) | Синтезатор частоты для создания синтезированной выходной частоты | |
| US6693468B2 (en) | Fractional-N synthesizer with improved noise performance | |
| CN100555874C (zh) | 分数n频率合成器内的数字增量求和调制器 | |
| EP1148648B1 (en) | Frequency synthesizer | |
| US9673827B2 (en) | Injection locked digital frequency synthesizer circuit | |
| EP1371167B1 (en) | Fractional-n frequency synthesizer with fractional compensation method | |
| US6779010B2 (en) | Accumulator with programmable full-scale range | |
| KR100939289B1 (ko) | 분수-ｎ 합성기를 위한 프리스케일러 | |
| US7127225B2 (en) | Accumulator controlled prescaler in a phased locked loop | |
| US6845462B2 (en) | Computer containing clock source using a PLL synthesizer | |
| US6941330B2 (en) | Feed forward sigma delta interpolator for use in a fractional-N synthesizer | |
| US5892405A (en) | PLL synthesizer apparatus | |
| MXPA99000767A (es) | Aparato de division de frecuencia de modulo dual de contador individual. | |
| JP2002164783A (ja) | 周波数シンセサイザ | |
| JP2000040962A (ja) | 周波数シンセサイザ装置とそれを用いた移動無線機 | |
| US6559726B1 (en) | Multi-modulus counter in modulated frequency synthesis | |
| US6094100A (en) | PLL synthesizer apparatus | |
| JP3006805B2 (ja) | ダイレクトディジタルシンセサイザを用いた局部発振回路 | |
| JP3267945B2 (ja) | 周波数シンセサイザ装置と周波数生成方法 | |
| JP4668430B2 (ja) | プリスケーラ及びｐｌｌ回路 | |
| US7154980B1 (en) | Frequency synthesizer with on-chip registers | |
| JP3037147B2 (ja) | Ｐｌｌ型周波数シンセサイザ | |
| JPH05304469A (ja) | Ｐｌｌ周波数シンセサイザ回路 |