RU2085031C1 - Синтезатор частоты для создания синтезированной выходной частоты - Google Patents
Синтезатор частоты для создания синтезированной выходной частоты Download PDFInfo
- Publication number
- RU2085031C1 RU2085031C1 SU894831950A SU4831950A RU2085031C1 RU 2085031 C1 RU2085031 C1 RU 2085031C1 SU 894831950 A SU894831950 A SU 894831950A SU 4831950 A SU4831950 A SU 4831950A RU 2085031 C1 RU2085031 C1 RU 2085031C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- frequency
- accumulating
- accumulating adder
- Prior art date
Links
- 238000012546 transfer Methods 0.000 claims description 16
- 230000010355 oscillation Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 230000004044 response Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 102100028379 Methionine aminopeptidase 1 Human genes 0.000 description 2
- 101710161855 Methionine aminopeptidase 1 Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 210000004243 sweat Anatomy 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относится к синтезаторам частот, в частности к синтезаторам дробных N частот, в которых образуются выбираемые выходные частоты при сокращении нежелательных уходов частоты. Синтезатор частоты для создания синтезированной выходной частоты содержит контур автоподстройки частоты, включающий программируемый делитель частоты, а также цепь управления программируемым делителем частоты, в которую входят два накапливающих сумматора. Емкость двух направляющих сумматоров можно выбирать. Значение смещения селективно вводится в накапливающие сумматоры для того, чтобы создать сигнал с частотой, поделенной в дробное число раз при удержании амплитуд ложных нежелательных субгармонических колебаний частоты ниже определенного максимально допустимого предела, а также при допустимом уходе по частоте. 5 з.п. ф-лы, 7 ил.
Description
Изобретение относится к синтезаторам частот, в частности к синтезаторам дробных N частот, в которых образуются выбираемые выходные частоты при сокращении нежелательных уходов частоты.
В схемах синтезаторов частот с устройствами фазовой автоматической подстройки частоты (ФАПЧ) используются делители частоты. В схеме ФАПЧ дробного с коэффициентом N синтеза выходная частота f0 генератора, управляемого напряжением (ГУН), сначала делится, а потом подается к фазовому детектору, который сравнивает фазу разделенного выходного сигнала с опорной частотой fг из генератора опорной частоты для того, чтобы регулировать выходную частоту ГУН. Отношение выходной частоты f0 к опорной частоте источника опорной частоты выражается отношением f0 (N•F)•Fr•N•F это действующий делитель, на который делится выходная частота перед сравнением с опорной частотой. N•F образуется схемой управления делительным устройством и состоит из целой части N и дробной части F. Дробная часть F=К/Д, где К и Д являются целыми числами. Так как делитель оперирует целыми величинами, дробное деление имитируется посредством изменения различных целых значений делителей. Однако такое переключение ведет к образованию ложных боковых полос частот в синтезированном сигнале выходной частоты f0.
В известном устройстве для устранения нежелательных паразитных сигналов применяются два накапливающих сумматора для имитации дробного деления и преобразователь из цифровой формы в аналоговую для создания корректирующего сигнала для устранения образованных паразитных боковых полос [1]
В известном устройстве использовано два накапливающих сумматора для схемы устройства деления частот [2] В обоих устройствах первый накапливающий сумматор служит для корректировки фазовой ошибки, а во втором накапливающем сумматоре суммируется мгновенное содержимое первого накапливающего сумматора при каждом повторении цикла выходных импульсов делительного устройства. Для каждого цикла синхронизации, за которым достигается постоянная емкость Д вторых накапливающих сумматоров, делитель увеличивается на единицу от всего запрограммированного значения. По завершению каждого цикла синхронизации делитель N уменьшается на единицу от запрограммированного значения. Чистым результатом деления на средний делитель является ноль, так как числа всегда прибавляются или вычитаются парами. Такие подходы с применением двух накапливающих сумматоров обеспечивают создание одной уникальной формы волны и соответствующего паразитного отклика для каждого значения числителя к дробной части делителя и емкости Д накапливающего сумматора для синтезатора с ранее определенной шириной полосы контура автоподстройки. В таких устройствах с двумя накапливающими сумматорами паразитные сигналы могут превысить требуемые пределы (фиг. 6). На этом чертеже уход частоты f1 находится в требуемых пределах, а уход частоты f2 превышает требуемые пределы.
В известном устройстве использовано два накапливающих сумматора для схемы устройства деления частот [2] В обоих устройствах первый накапливающий сумматор служит для корректировки фазовой ошибки, а во втором накапливающем сумматоре суммируется мгновенное содержимое первого накапливающего сумматора при каждом повторении цикла выходных импульсов делительного устройства. Для каждого цикла синхронизации, за которым достигается постоянная емкость Д вторых накапливающих сумматоров, делитель увеличивается на единицу от всего запрограммированного значения. По завершению каждого цикла синхронизации делитель N уменьшается на единицу от запрограммированного значения. Чистым результатом деления на средний делитель является ноль, так как числа всегда прибавляются или вычитаются парами. Такие подходы с применением двух накапливающих сумматоров обеспечивают создание одной уникальной формы волны и соответствующего паразитного отклика для каждого значения числителя к дробной части делителя и емкости Д накапливающего сумматора для синтезатора с ранее определенной шириной полосы контура автоподстройки. В таких устройствах с двумя накапливающими сумматорами паразитные сигналы могут превысить требуемые пределы (фиг. 6). На этом чертеже уход частоты f1 находится в требуемых пределах, а уход частоты f2 превышает требуемые пределы.
В техническом решении по данному изобретению решается задача удерживания амплитуд ложных нежелательных субгармонических колебаний частоты ниже определенного максимально допустимого предела.
На фиг. 1 представлена блок схема синтезатора частот для создания синтезированной выходной частоты;
на фиг. 2 функциональная схема управления программируемым делителем частоты;
на фиг. 3 блок-схема схемы управления смещением;
на фиг. 4 схема логического сумматора;
на фиг. 5 блок-схема накапливающего сумматора;
на фиг. 6 пример частотного отклика известного синтезатора частот с двумя накапливающими сумматорами;
на фиг. 7 частотный отклик синтезатора частоты для создания синтезированной выходной частоты в соответствии с изобретением.
на фиг. 2 функциональная схема управления программируемым делителем частоты;
на фиг. 3 блок-схема схемы управления смещением;
на фиг. 4 схема логического сумматора;
на фиг. 5 блок-схема накапливающего сумматора;
на фиг. 6 пример частотного отклика известного синтезатора частот с двумя накапливающими сумматорами;
на фиг. 7 частотный отклик синтезатора частоты для создания синтезированной выходной частоты в соответствии с изобретением.
Синтезатор частоты для создания синтезированной выходной частоты (далее сокращенно синтезатор частоты) содержит (фиг. 1) программируемый делитель частоты (ПДЧ) 1, цепь 2 управления программируемый делителем частоты, фазовый детектор 3, фильтр нижних частот 4, генератор, управляемый напряжением (ГУН) 5, опорный генератор 6, цепь 2 (фиг. 2) содержит селектор частоты 7, микропроцессорный контроллер 8, блок запоминания 9, регистр данных 10, мультиплексор 11, первый накапливающий сумматор 12, второй накапливающий сумматор 13, цепь 14 управления смещением, логический сумматор 15, цепь 14 (фиг. 3) содержит триггеры 161, 162, 16N, элемент ИЛИ-НЕ 17, первый и второй интервалы 18, 19, элемент задержки 20, накапливающие сумматоры 12, 13 содержат (фиг. 5) первый накапливающий сумматор 21, второй накапливающий сумматор 22, мультиплексор 23, ключевую цепь 24 и элемент ИЛИ 25, логический сумматор 15 содержит триггер 26, сумматоры 27 и 28.
Синтезатор частот работает следующим образом.
Контур автоподстройки частоты выполнен в виде соединенных в кольцо фазового детектора 3, один вход которого соединен с выходом спорного генератора 6, фильтра нижних частот, генератора, управляемого напряжением (ГУН) 5, и программируемого делителя частоты 1, который снабжен входом управляющего сигнала, соответствующего нецелому коэффициенту деления, на который сигнал поступает от цепи 2 управления программируемым делителем частоты. В синтезаторе частот с дробным коэффициентом деления N требуемую выходную частоту f0 нельзя получить с применением лишь одного простоя делителя, оперирующего целыми величинами коэффициентов деления. Необходимо периодически регулировать величину N таким образом, чтобы средняя выходная частота равнялась требуемой выходной частоте. Цепь 2 предназначена для формирования требуемых значения N в программируемый делитель частоты (ПДЧ) 1, что уменьшает паразитные сигналы.
Блок запоминания 9, который может быть выполнен в виде программируемого постоянного запоминающего устройства, используется для хранения данных, которые используются цепью 2 для получения требуемых значений N. Микропроцессорный контроллер 8 используется для считывания данных с блока запоминания, он подает данные через шину данных на регистр данных 10, который служит также и защелкой. Селектор частоты 7 соединен с микропроцессорным контроллером 8 для выбора выходной частоты f0 синтезатора частоты. В таких случаях применения, как дуплексная радиосвязь, селектор частоты соответствует переключателю каналов. Регистр данных 10 создает различные сигналы данных, которые маркируются как числитель или являются величиной К, как смещение, знаменатель или являются величиной Д, а также как Nnom, что означает номинальную величину для значения делителя N. Линии данных числителя и смещения подсоединены соответственно к входам A и B мультиплексора 11. Линии выходных данных мультиплексора 11 подсоединены к входу первого накапливающего сумматора 12, образующего первое накапливающее суммарное средство. Его выход, маркированный как содержимое, подсоединен к входу второго накапливающего сумматора 13, образующего второе накапливающее суммирующее средство. Каждый из накапливающих сумматоров 12, 13 имеет разрядный вход, соединенный с выходом знаменателя регистра данных 10. Выходные сигналы переноса поступают с обоих накапливающих сумматоров 12, 13 на два входа логического сумматора 15, выход которого соединен с программируемым делителем частоты 1. Линия данных Nпот регистра данных 10 тоже соединена с логическим сумматором 15. Микропроцессорный контроллер 8 создает выходной сигнал, который передается к входам триггера (на чертеже не показано) регистра данных 10 и к цепи 14. Цепь 14 имеет выход сигнала выбора, который соединен с входом выбора мультиплексора 11, и выход сигнала сброса, который соединяется с выходами сброса накапливающих сумматоров.
Входы синхронизации цепи 14, логического сумматора 15 накапливающих сумматоров соединены с выходом сигнала fd программируемого делителя частоты 1. Как вариант эти синхронизирующие сигналы могут создаваться опорным генератором 6, если fd и fr находятся в контуре автоподстройки. В цепи 14 триггер 161 имеет вход Д и вход синхронизации. Выход Q триггера 161 связан с выходом Д триггера 162. Выход сигнала сброса цепи 14 создается выходом Q триггера 16N, который также соединен с входом Д триггера 162. Выход сигнала выбора цепи 14 создается выходом триггера 16N. Выходы Q триггеров 162, 16N соединены с выходами элемента ИЛИ-НЕ, выход которого соединен с выходом сброса триггера 161. Выходной сигнал переноса накапливающего сумматора 12 подается на вход A 1-битового сумматора 27 (фиг. 4), в то время как выходной сигнал переноса второго накапливающего сумматора 13 подается на выход B сумматора и на вход Д триггера 26. Вход синхронизации триггера 26 соединен с выходом ПДЧ 1. Выход Q триггера 26 соединен с выходом C сумматора 27. Выходные сигналы суммы и переноса сумматора 27 прикладываются соответственно к двум последним значащим позициям двоичного разряда входа B сумматора 28.
Данные Nnom, хранящиеся в регистре данных 10, связаны с входом A сумматора 28. Выходной сигнал суммы сумматора 28 является величиной N, которая используется в качестве делителя ПДЧ 1. Сумматоры 21 (фиг. 5) суммирует значение сигнала, поступающего на один из его входов, с сигналом, поступающим с выхода цепи 24, которая выполнена с фиксацией состояния для установки в исходное положение выхода этой ключевой схемы. Сумматор 21 передает результат к входу A второго сумматора 22, а также к входу 1 N0 мультиплексора 23. Величина, соответствующая дополнению до двух емкостей, подается на вход B сумматора 22 который является емкостным входом (CAPACITY) накопительных сумматоров. Емкость определяется как минимальная величина, которая заставляет сумматор формировать сигнал переноса. Сумма с сумматора 22 подается на вход 1 N1 мультиплексора 23. Выходные сигналы переноса сумматоров 21 и 22 подаются к выходам элемента ИЛИ 25. Выходной сигнал элемента ИЛИ 25 обнаруживается как выход CARRY (перенос) накопительного сумматора. А выход элемента ИЛИ 25 связан с входом мультиплексора 23 для определения 1 N0 или 1 N1 мультиплексора 23 и будут подаваться на вход ключевой цепи 24 с фиксацией состояния. Выход мультиплексора 23 является выходом CONTENTS (содержимое) накапливающего сумматора. Вход синхронизации в ключевую цепь 24, который является входом синхронизации накапливающегося сумматора, подает импульсы для передачи значения с входа к выходу этой ключевой схемы.
По существу, во время работы, если емкость накапливающего сумматора достигнута сложением любых двух чисел, выходной сигнал переноса с одного из сумматоров 21 или 22 будет высок. Это повлечет за собой выход высокого выходного сигнала элемента 25, который выбирает 1 N1 выход мультиплексора 23 в качестве содержимого накапливающего сумматора. Это в результате приводит к вычитанию емкости из первоначальной суммы. Если сумма двух чисел на превышает емкости, выходные сигналы переноса с сумматоров 21 и 22 будут низкими, и полученный в результате низкий сигнал выхода с элемента ИЛИ 25 будет выбирать сумму 1 N0 входа мультиплексора 23 в качестве содержимого накапливающего сумматора.
Считается, что из приведенного выше описания видны преимущества синтезатора частоты, но для полноты описания ниже будет дано краткое описание работы и применения схемы. В цепь 2 предпочтительного варианта осуществления изобретения входят мультиплексор и схема управления смещением для введения величины смещения в накапливающие сумматоры, что приведет к усовершенствованию дробного N синтеза частоты. Применение других схем можно осуществлять для достижения необходимого управления ПДЧ, включая применение накапливающих сумматоров в микропроцессоре.
Емкость накапливающих сумматоров 12 и 13 является переменной. Информация о емкости вместе с другой информацией о частоте хранится в блоке запоминания 9. Истинное значение запоминаемой величины это поразрядное дополнение до двух величины Д, которая, в конечном итоге, подается к выходам емкости накапливающих сумматоров 12 и 13. Величину Д получают из уравнения Д fr /расстановка каналов.
Входной сигнал к накапливающему сумматору 12, а следовательно, и взаимосвязь между двумя накапливающими сумматорами 12 и 13 определяются тем, какое из двух слоев ввода, зафиксированных в регистре данных 10, выбирается цепью 14 в качестве выходного сигнала мультиплексора 11, подаваемого на вход первого накапливающего сумматора 12. Два слова ввода это числитель К для стационарного режима и величина смещения, которая обеспечивает определенное ранее стартовое значение для накапливающих сумматоров. Величина смещения для каждого требуемого значения частоты f0 содержится в таблице блока запоминания 9 наряду с другой информацией о частоте, а именно: о числителе, знаменателе и величинах Nnom, которые загружаются в регистр данных 10. Значения смещения изменяются вместе с изменением К, Д и условий применения и их можно определить либо методом проб и ошибок на полевых испытаниях и/или предварительно смоделировав на компьютере. Для того, чтобы получить смещение, величина не должна равняться нулю, числителю или знаменателю. Если действует одна их этих величин, смещения не произойдет.
Цепь 14 управления смещением определяет, когда будет выбрано конкретное слово ввода. Перед тем как задать синтезатору начальные условия (т.е. выбрать новую выходную частоту f0) микропроцессорный контроллер 8 формирует запускающий сигнал для стробирования данных в регистр данных 10 и в синхронный триггер 161 для передачи высокого сигнала Q с его выхода Д на вход Д триггера 162. Когда инвертированный сигнал синхронизации с инвертора 18 синхронизируется триггером 162, его высокий сигнал Д будет передаваться к выходу Q к выходу Д триггера 16N и в качестве высокого сигнала сброса, который дается к входам сброса накапливающих сумматоров 12 и 13. Это заставляет содержимое обоих накапливающих сумматоров асинхронно возвращаться к величине, которая передается на вход накапливающего сумматора 12 и запрещает их входы синхронизации от задержанного синхронизирующего сигнала. Сигнал сброса возвращается низким. Как результат высокого значения на входе Д триггера 16N при синхронизации от задержанного синхронизирующего сигнала элемента задержки 20 выход Q триггера 16N цепи 14 переключается на высокий уровень для выбора входа B мультиплексора 11. Это заставляет величину смещения служить в качестве величины содержимого накапливающего сумматора 12. В то же время низкие выходные сигналы Q триггеров 162 и 16N сбрасывают выходные сигналы Q триггера 161 до низкого уровня через элемент 17 ИЛИ-НЕ. В следующем цикле синхронизации инвертированный синхронизирующий сигнал синхронизирует триггер 162 для возврата сигнала сброса к низкому уровню, позволяя тем самым накапливающим сумматором давать приращение в ответ на синхронизирующие сигналы. При следующем переходе синхронизирующего сигнала от низкого к высокому значение на входе первого накапливающего сумматора 12 хранится в накапливающем сумматоре 12. После определенной задержки, заданной элементом задержки 20 синхронного триггера 16, низкий входной сигнал Д триггера 16N передается как низкий выходной сигнал SEIECT (выбор). Этот низкий сигнал SEIECT заставляет передавать входное значение A, содержащее числитель, на выход мультиплексора 11 для работы в устойчивом режиме.
Когда селектор 7 частоты включается для выбора новой выходной частоты f0 микропроцессорный контроллер 8 считывает данные из блока запоминания 9 для выбранной частоты, заставляя данные синхронизировать в регистр данных 10. Микропроцессорный контроллер 8 запускает регистр данных и цепь 14, чтобы значение смещения передавалось в первый и второй накапливающие сумматоры 12 и 13. Мультиплексор 11 затем переключается для передачи значения числителя к входу накапливающего сумматора 12, где оно суммируется с ранее загруженным значением смещения. Для каждого синхронизирующего импульса от сигнала fd значение числителя суммируется с содержанием накапливающего сумматора 12. Подобным же образом выходной сигнал накапливающего сумматора 12 суммируется в накапливающем сумматоре 13.
Первый накапливающий сумматор 12 имеет емкость Д, как и второй накапливающий сумматор 13. Для каждого цикла синхронизации сигнал прибавляется к содержимому первого накапливающего сумматора 12. Содержимое с первого накапливающего сумматора 12 прибавляется к содержимому второго накапливающего сумматора 13. Для каждого цикла синхронизации достигается емкость накапливающего сумматора, этот сумматор переполняется и формируется значение переноса, равное единице. В противном случае формируется значение равное нулю.
Для каждого ссылочного цикла синхронизации fd логический сумматор 15 формирует мгновенный выходной сигнал делителя N к программируемому делителю частоты 1 на основании входных сигналов в логический сумматор 15 от запрограммированной величины N с регистра блока запоминания 9, два мгновенных (i) выходных сигнала переноса с первого и второго накапливающего сумматора, C1i C2i, соответственно и ранее заложенный в память выходной сигнал переноса второго накапливающих сумматоров C2(i-1), где N Nnom + C1i + C2i C2(i-1). Результатом Д циклов определенных тактовых импульсов является то, что импульсы переноса К создается первым накапливающим сумматором 12. Накапливающий сумматор 13 не влияет на среднюю величину N, так как счета всегда прибавляются и вычитаются попарно вторым накапливающим сумматором 13. Среднее значение программируемого делителя частоты 1 тогда имеет целую часть, равную запрограммированному значению N, и дробную часть равную К/Д. Таким образом, нецелевое значение для делительного устройства контура создается, чтобы получить требуемую выходную частоту f0 после умножения опорной частоты fr на нецелое число делителя контура автоподстройки f0, где f0 fr (N+К/Д). В то время как схема предпочтительного варианта включает мультиплексор 11 для загрузки смещения в первый накапливающий сумматор 12, возможны и другие варианты, когда смещение загружается во второй накапливающий сумматор 13 или когда загрузка величины смещения идет прямо через вход первого накапливающего сумматора 12 или второго накапливающего сумматора 13 за два или более циклов синхронизации.
Для любой конкретной выходной частоты f0 может понадобиться провести опыты с разными значениями смещения. После этого, как была определена величина смещения, которая имеет допустимый паразитный отклик, эта величина хранится с числителем, знаменателем и Nnom в блоке запоминания 9 и выбирается всегда, когда бы эта конкретная частота не требовалась. Для частот, где смещение обязательно, нуль или значение числителя может храниться в блоке запоминания 9 в качестве величины смещения. Для заданной частоты или расстановки каналов может быть использован один знаменатель или Д-величина.
Для конкретной частоты f0 также возможно изменять величины N и Д и все же получать тот же выходной сигнал частоты. Если изменение только одной величины смещения не обеспечивает допустимый уровень паразитного выходного сигнала, можно применить выбор других значений N и Д для частоты в сочетании с выбором величины смещения.
Использование накапливающих сумматоров 12 и 13 с переменными емкостями позволяет легко изменять расстановку каналов синтезатора частоты. Например, для того, чтобы разрешить расстановку каналов в 5 или 1/4 кГц, накапливающим сумматорам необходимо только иметь достаточную емкость (то есть длину или число битов) для того, чтобы обеспечить расстановку 5 кГц. Если используется накапливание сумматоры с фиксированной емкостью, то им придется обеспечить расстановку 1 1/4 кГц для синтеза каналов в 5 и 6 1/4 кГц. Для этого потребуется много более крупных сумматоров, чем два программируемых накапливающих сумматора 12 и 13.
Claims (6)
1. Синтезатор частоты для создания синтезированной выходной частоты, содержащий контур автоподстройки частоты, включающий программируемый делитель частоты, который снабжен входом управляющего сигнала, соответствующего нецелому коэффициенту деления, а также цепь управления программируемым делителем частоты, выход которой соединен с входом управляющего сигнала, соответствующего нецелому коэффициенту деления программируемого делителя частоты, при этом цепь управления программируемым делителем частоты содержит селектор частоты, выход которого соединен с входом управления выбором синтезированной выходной частоты контроллера, шина данных которого соединена с блоком запоминания, первый накапливающий сумматор, второй накапливающий сумматор, вход приема данных которого соединен с выходом данных первого накапливающего сумматора, первый накапливающий сумматор снабжен входом для ввода данных, второй накапливающий сумматор снабжен выходом сигнала для выработки управляющего сигнала, отличающийся тем, что введена цепь управления смещения, вход которой соединен с выходом контроллера, а выход цепи управления смещением соединен с входами сброса первого и второго накапливающих сумматоров.
2. Синтезатор по п.1, отличающийся тем, что первый и второй накапливающие сумматоры выполнены в виде накапливающих сумматоров с переменной емкостью.
3. Синтезатор по п.1, отличающийся тем, что введены регистр данных, который соединен с блоком запоминания, первым накапливающим сумматором и контроллером для приема данных из блока запоминания, и мультиплексор, который соединен с первым накапливающим сумматором и цепью управления смещением, причем цепь управления смещением и мультиплексор выполнены с возможностью выбора данных, запомненных в регистре данных, а выход выбранных данных регистра данных заключен к первому накапливающему сумматору.
4. Синтезатор по любому из пп.1 3, отличающийся тем, что каждый из накапливающих сумматоров выполнен в виде последовательно соединенных первого накапливающего сумматора, второго накапливающего сумматора, мультиплексора и ключевой цепи, выход которой соединен с первым входом первого накапливающего сумматора, при этом другой вход мультиплексора соединен с выходом суммы первого накапливающего сумматора, выход переноса первого накапливающего сумматора соединен с управляющим входом мультиплексора через элемент ИЛИ, второй вход которого соединен с выходом переноса второго накапливающего сумматора, второй вход первого накапливающего сумматора, второй вход второго накапливающего сумматора, вход сброса и вход синхронизации ключевой цепи являются соответственно первым входом, вторым входом, входом сброса и входом синхронизации накапливающего сумматора, выход мультиплексора и выход элемента ИЛИ являются соответственно выходом суммы и выходом переноса накапливающего сумматора.
5. Синтезатор по любому из пп.1, 2 или 4, отличающийся тем, что в цепь управления программируемым делителем введены регистр данных, мультиплексор, микропроцессорный контроллер и блок запоминания, шина данных которого соединена с шиной данных микропроцессорного контроллера, при этом первый и второй выходы микропроцессорного контроллера соединены соответственно с первым и вторым входами регистра данных, вход запуска которого соединен с входом запуска цепи управления смещением и подключен к выходу микропроцессорного контроллера, первый и второй выходы регистра данных соединены соответственно с первым и вторым входами мультиплексора, вход выбора сигнала которого соединен с выходом выбора сигнала цепи управления смещением, шина данных регистра данных соединена с входом логического сумматора, выход мультиплексора соединен с входом сигнала данных первого накапливающего сумматора, второй вход сигнала данных первого накапливающего сумматора и второй вход второго накапливающего сумматора с третьим выходом регистра данных, входы синхронизации первого и второго накапливающих сумматоров соединены с входом синхронизации цепи управления смещением и являются входом синхронизации цепи управления программируемым делителем.
6. Синтезатор по п.3, отличающийся тем, что цепь управления смещением выполнена в виде последовательно соединенных n триггеров, где n ≥ 3, и элемента ИЛИ НЕ, выход которого соединен с входом обнуления первого триггера, причем входы синхронизации второго и n-го триггеров соединены с выходами соответственно первого инвертора и элемента задержки, вход которого соединен с выходом первого инвертора через второй инвертор, другой вход элемента ИЛИ НЕ соединен с выходом второго триггера, выход которого является выходом синхронизации цепи управления смещением, выходом сигнала выбора которой является выход n-го триггера, а вход синхронизации первого триггера и вход инвертора являются соответственно входом синхронизации и входом запуска цепи управления смещением.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202065 | 1988-06-03 | ||
| US07/202,065 US4816774A (en) | 1988-06-03 | 1988-06-03 | Frequency synthesizer with spur compensation |
| PCT/US1989/002040 WO1989012362A1 (en) | 1988-06-03 | 1989-05-11 | Frequency synthesizer with spur compensation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2085031C1 true RU2085031C1 (ru) | 1997-07-20 |
Family
ID=22748377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU894831950A RU2085031C1 (ru) | 1988-06-03 | 1989-05-11 | Синтезатор частоты для создания синтезированной выходной частоты |
Country Status (28)
| Country | Link |
|---|---|
| US (1) | US4816774A (ru) |
| EP (1) | EP0344509B1 (ru) |
| JP (1) | JP2645525B2 (ru) |
| KR (1) | KR0164592B1 (ru) |
| CN (1) | CN1016660B (ru) |
| AR (1) | AR246138A1 (ru) |
| AT (1) | ATE104815T1 (ru) |
| AU (1) | AU620110B2 (ru) |
| BR (1) | BR8907360A (ru) |
| CA (1) | CA1315363C (ru) |
| DD (1) | DD283880A5 (ru) |
| DE (1) | DE68914717T2 (ru) |
| DK (1) | DK281690A (ru) |
| EG (1) | EG19069A (ru) |
| ES (1) | ES2051321T3 (ru) |
| FI (1) | FI905875A0 (ru) |
| HK (1) | HK72097A (ru) |
| HU (1) | HU217392B (ru) |
| IE (1) | IE65955B1 (ru) |
| IL (1) | IL89833A (ru) |
| MX (1) | MX164871B (ru) |
| MY (1) | MY103991A (ru) |
| PH (1) | PH26602A (ru) |
| PT (1) | PT90641B (ru) |
| RU (1) | RU2085031C1 (ru) |
| TR (1) | TR24163A (ru) |
| WO (1) | WO1989012362A1 (ru) |
| YU (1) | YU47487B (ru) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918403A (en) * | 1988-06-03 | 1990-04-17 | Motorola, Inc. | Frequency synthesizer with spur compensation |
| US4975650A (en) * | 1989-07-24 | 1990-12-04 | Motorola, Inc. | Phase detector |
| JP3122102B2 (ja) * | 1989-09-13 | 2001-01-09 | ソニー株式会社 | 受信機 |
| US5038117A (en) * | 1990-01-23 | 1991-08-06 | Hewlett-Packard Company | Multiple-modulator fractional-N divider |
| US5065408A (en) * | 1990-04-26 | 1991-11-12 | Motorola, Inc. | Fractional-division synthesizer for a voice/data communications systems |
| US5055800A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | Fractional n/m synthesis |
| US5055802A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | Multiaccumulator sigma-delta fractional-n synthesis |
| US5021754A (en) * | 1990-07-16 | 1991-06-04 | Motorola, Inc. | Fractional-N synthesizer having modulation spur compensation |
| FR2748872B1 (fr) * | 1990-08-21 | 1998-11-27 | Thomson Trt Defense | Synthetiseur de frequence a boucle a verrouillage de phase a division fractionnaire multiple |
| US5070310A (en) * | 1990-08-31 | 1991-12-03 | Motorola, Inc. | Multiple latched accumulator fractional N synthesis |
| US5093632A (en) * | 1990-08-31 | 1992-03-03 | Motorola, Inc. | Latched accumulator fractional n synthesis with residual error reduction |
| DE4028565A1 (de) * | 1990-09-08 | 1992-03-12 | Philips Patentverwaltung | Oszillator mit phasenregelkreis |
| US5257294A (en) * | 1990-11-13 | 1993-10-26 | National Semiconductor Corporation | Phase-locked loop circuit and method |
| US5111162A (en) * | 1991-05-03 | 1992-05-05 | Motorola, Inc. | Digital frequency synthesizer having AFC and modulation applied to frequency divider |
| US5224132A (en) * | 1992-01-17 | 1993-06-29 | Sciteq Electronics, Inc. | Programmable fractional-n frequency synthesizer |
| US5166642A (en) * | 1992-02-18 | 1992-11-24 | Motorola, Inc. | Multiple accumulator fractional N synthesis with series recombination |
| US5469479A (en) * | 1992-02-27 | 1995-11-21 | Texas Instruments Incorporated | Digital chirp synthesizer |
| US5307071A (en) * | 1992-04-17 | 1994-04-26 | Hughes Aircraft Company | Low noise frequency synthesizer using half integer dividers and analog gain compensation |
| JPH06132816A (ja) * | 1992-06-08 | 1994-05-13 | Sony Tektronix Corp | 位相ロックループ回路 |
| US5371765A (en) * | 1992-07-10 | 1994-12-06 | Hewlett-Packard Company | Binary phase accumulator for decimal frequency synthesis |
| FI923464A (fi) * | 1992-07-31 | 1994-02-01 | Nokia Mobile Phones Ltd | Foerfarande och system foer alstring av frekvenser i en radiotelefon |
| US5331293A (en) * | 1992-09-02 | 1994-07-19 | Motorola, Inc. | Compensated digital frequency synthesizer |
| US5305362A (en) * | 1992-12-10 | 1994-04-19 | Hewlett-Packard Company | Spur reduction for multiple modulator based synthesis |
| US5337024A (en) * | 1993-06-22 | 1994-08-09 | Rockwell International Corporation | Phase locked loop frequency modulator using fractional division |
| US5848355A (en) * | 1993-07-07 | 1998-12-08 | Motorola, Inc. | Frequency synthesizer correction using a temperature responsive divisor control |
| US5495206A (en) * | 1993-10-29 | 1996-02-27 | Motorola, Inc. | Fractional N frequency synthesis with residual error correction and method thereof |
| DE19534462C2 (de) * | 1995-09-16 | 1999-08-26 | Temic Semiconductor Gmbh | Übertragungsverfahren |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| US5684795A (en) * | 1996-01-30 | 1997-11-04 | Motorola, Inc. | Method and apparatus for controlling a fractional-N synthesizer in a time division multiple access system |
| US5889436A (en) * | 1996-11-01 | 1999-03-30 | National Semiconductor Corporation | Phase locked loop fractional pulse swallowing frequency synthesizer |
| US5777521A (en) * | 1997-08-12 | 1998-07-07 | Motorola Inc. | Parallel accumulator fractional-n frequency synthesizer |
| US6141394A (en) * | 1997-12-22 | 2000-10-31 | Philips Electronics North America Corporation | Fractional-N frequency synthesizer with jitter compensation |
| US6219397B1 (en) * | 1998-03-20 | 2001-04-17 | Samsung Electronics Co., Ltd. | Low phase noise CMOS fractional-N frequency synthesizer for wireless communications |
| US6321074B1 (en) * | 1999-02-18 | 2001-11-20 | Itron, Inc. | Apparatus and method for reducing oscillator frequency pulling during AM modulation |
| JP2000341165A (ja) * | 1999-05-25 | 2000-12-08 | Matsushita Electric Ind Co Ltd | 通信装置、通信方法および記録媒体 |
| FR2796792B1 (fr) * | 1999-07-22 | 2001-10-12 | Cit Alcatel | Dispositif d'emission radioelectrique |
| US6278333B1 (en) | 2000-02-29 | 2001-08-21 | Motorola, Inc. | Phase lock loop with dual state charge pump and method of operating the same |
| JP2001298363A (ja) * | 2000-04-17 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ装置とそれを用いた移動無線機 |
| GB0021800D0 (en) * | 2000-09-05 | 2000-10-18 | Nokia Networks Oy | Fractional-n Frequency Synthesiser |
| US7027397B1 (en) * | 2001-02-15 | 2006-04-11 | Cisco Technology, Inc. | Method and apparatus for accumulating and distributing traffic and flow control information in a packet switching system |
| US8385476B2 (en) | 2001-04-25 | 2013-02-26 | Texas Instruments Incorporated | Digital phase locked loop |
| WO2002103609A1 (en) * | 2001-06-15 | 2002-12-27 | Analog Devices, Inc. | A variable modulus interpolator, and a variable frequency synthesiser incorporating the variable modulus interpolator |
| US20030139169A1 (en) * | 2002-01-18 | 2003-07-24 | Gregory Arreazola | Combination insulated container and entertainment center |
| JP2004104228A (ja) | 2002-09-05 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器 |
| US7071787B2 (en) * | 2002-11-22 | 2006-07-04 | Tektronix, Inc. | Method and apparatus for the reduction of phase noise |
| CN1988426B (zh) * | 2005-12-23 | 2010-09-01 | 中兴通讯股份有限公司 | 一种用于光转发板上的参考时钟发送电路及方法 |
| US7929929B2 (en) * | 2007-09-25 | 2011-04-19 | Motorola Solutions, Inc. | Method and apparatus for spur reduction in a frequency synthesizer |
| DE102009048550A1 (de) | 2009-09-29 | 2011-04-07 | Lenze Automation Gmbh | Verfahren zum Erzeugen einer Ausgangsspannung |
| DE102011053121B4 (de) | 2011-08-30 | 2016-02-04 | Imst Gmbh | Erweiterte Delta-Sigma-Tau-Modulatorschaltung für eine Fraktional-N-PLL-Frequenzsynthesizer-Schaltung |
| DE102011120769B4 (de) | 2011-12-10 | 2018-09-20 | Imst Gmbh | Synchron modulierte voll-digitale Delta-Sigma-Modulatorschaltung |
| DE202011108969U1 (de) | 2011-12-10 | 2012-02-02 | Imst Gmbh | Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung |
| RU169671U1 (ru) * | 2016-11-28 | 2017-03-28 | Акционерное общество "Научно-исследовательский институт Приборостроения имени В.В. Тихомирова" | Делитель частоты с переменным коэффициентом деления |
| RU2710280C1 (ru) * | 2019-04-18 | 2019-12-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Поволжский государственный технологический университет" | Цифровой вычислительный синтезатор двухчастотных сигналов |
| RU2701050C1 (ru) * | 2019-05-30 | 2019-09-24 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Поволжский государственный технологический университет" | Цифровой синтезатор фазоманипулированных сигналов |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3928813A (en) * | 1974-09-26 | 1975-12-23 | Hewlett Packard Co | Device for synthesizing frequencies which are rational multiples of a fundamental frequency |
| US3976945A (en) * | 1975-09-05 | 1976-08-24 | Hewlett-Packard Company | Frequency synthesizer |
| JPS5291471A (en) * | 1976-01-28 | 1977-08-01 | Toshiba Corp | Clock pulse generator |
| US4184068A (en) * | 1977-11-14 | 1980-01-15 | Harris Corporation | Full binary programmed frequency divider |
| US4231104A (en) * | 1978-04-26 | 1980-10-28 | Teradyne, Inc. | Generating timing signals |
| GB2026268B (en) * | 1978-07-22 | 1982-07-28 | Racal Communcations Equipment | Frequency synthesizers |
| US4423381A (en) * | 1981-01-16 | 1983-12-27 | Cincinnati Electronics Corporation | Pulse control circuit |
| US4468797A (en) * | 1981-02-13 | 1984-08-28 | Oki Electric Industry Co., Ltd. | Swallow counters |
| US4472820A (en) * | 1981-04-06 | 1984-09-18 | Motorola, Inc. | Program swallow counting device using a single synchronous counter for frequency synthesizing |
| GB2140232B (en) * | 1983-05-17 | 1986-10-29 | Marconi Instruments Ltd | Frequency synthesisers |
| US4556984A (en) * | 1983-12-27 | 1985-12-03 | Motorola, Inc. | Frequency multiplier/divider apparatus and method |
| EP0211921A1 (en) * | 1985-02-21 | 1987-03-04 | Plessey Overseas Limited | Improvement in or relating to synthesisers |
| DE3562684D1 (en) * | 1985-05-18 | 1988-06-16 | Itt Ind Gmbh Deutsche | Frequency division circuit for non-integer divisors after the manner of a rate multiplier |
| US4714899A (en) * | 1986-09-30 | 1987-12-22 | Motorola, Inc. | Frequency synthesizer |
-
1988
- 1988-06-03 US US07/202,065 patent/US4816774A/en not_active Expired - Lifetime
-
1989
- 1989-03-27 MY MYPI89000382A patent/MY103991A/en unknown
- 1989-03-28 CA CA000594826A patent/CA1315363C/en not_active Expired - Lifetime
- 1989-04-04 IL IL89833A patent/IL89833A/xx not_active IP Right Cessation
- 1989-04-07 PH PH38460A patent/PH26602A/en unknown
- 1989-04-27 AR AR89313782A patent/AR246138A1/es active
- 1989-05-11 RU SU894831950A patent/RU2085031C1/ru not_active IP Right Cessation
- 1989-05-11 BR BR898907360A patent/BR8907360A/pt not_active IP Right Cessation
- 1989-05-11 KR KR1019900700198A patent/KR0164592B1/ko not_active IP Right Cessation
- 1989-05-11 AU AU37410/89A patent/AU620110B2/en not_active Ceased
- 1989-05-11 JP JP1506310A patent/JP2645525B2/ja not_active Expired - Fee Related
- 1989-05-11 WO PCT/US1989/002040 patent/WO1989012362A1/en active Application Filing
- 1989-05-11 HU HU407/89A patent/HU217392B/hu not_active IP Right Cessation
- 1989-05-16 EP EP89108738A patent/EP0344509B1/en not_active Expired - Lifetime
- 1989-05-16 AT AT8989108738T patent/ATE104815T1/de not_active IP Right Cessation
- 1989-05-16 DE DE68914717T patent/DE68914717T2/de not_active Expired - Fee Related
- 1989-05-16 ES ES89108738T patent/ES2051321T3/es not_active Expired - Lifetime
- 1989-05-23 PT PT90641A patent/PT90641B/pt not_active IP Right Cessation
- 1989-05-23 MX MX16151A patent/MX164871B/es unknown
- 1989-06-01 YU YU112489A patent/YU47487B/sh unknown
- 1989-06-01 EG EG26689A patent/EG19069A/xx active
- 1989-06-02 DD DD89329216A patent/DD283880A5/de not_active IP Right Cessation
- 1989-06-02 CN CN89103671A patent/CN1016660B/zh not_active Expired
- 1989-06-02 TR TR89/0466A patent/TR24163A/xx unknown
- 1989-06-12 IE IE175289A patent/IE65955B1/en not_active IP Right Cessation
-
1990
- 1990-11-27 DK DK281690A patent/DK281690A/da not_active Application Discontinuation
- 1990-11-28 FI FI905875A patent/FI905875A0/fi not_active IP Right Cessation
-
1997
- 1997-05-29 HK HK72097A patent/HK72097A/xx not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| Патент США N 4204174, кл. H 03 B 3/04, 1980. Патент США N 4694475, кл. H 03 K 21/02, 1987. * |
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2085031C1 (ru) | Синтезатор частоты для создания синтезированной выходной частоты | |
| US6157694A (en) | Fractional frequency divider | |
| US4573176A (en) | Fractional frequency divider | |
| US5065408A (en) | Fractional-division synthesizer for a voice/data communications systems | |
| RU2208904C2 (ru) | Синтезатор дробных когерентных частот с фазовой синхронизацией | |
| US4180783A (en) | Phase lock loop data timing recovery circuit | |
| US4918403A (en) | Frequency synthesizer with spur compensation | |
| US6493408B1 (en) | Low-jitter data transmission apparatus | |
| US4560960A (en) | Digital frequency synthesizer for generating a frequency-modulated signal and radio frequency apparatus including such a device | |
| EP0929940B1 (en) | Frequency synthesizer having phase error feedback for waveform selection | |
| EP0670635B1 (en) | Phase-locked loop oscillator, and moving-average circuit, and division-ratio equalization circuit suitable for use in the same | |
| KR960036338A (ko) | 가변 분주비를 설정하는 장치 및 방법과 이를 활용한 장치 | |
| US6316982B1 (en) | Digital clock with controllable phase skew | |
| US4556984A (en) | Frequency multiplier/divider apparatus and method | |
| KR100795173B1 (ko) | 주파수 합성기 | |
| US20050212565A1 (en) | Single-chip digital phase frequency synthesiser | |
| US4943981A (en) | Dividing mechanisms for frequency synthesizers | |
| EP0512621B1 (en) | Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop | |
| RU2081510C1 (ru) | Синтезатор частот | |
| SU1107260A2 (ru) | Цифровой синтезатор частот | |
| JP2002164783A (ja) | 周波数シンセサイザ | |
| SU1750032A1 (ru) | Цифровой многофазный генератор | |
| JPH08265148A (ja) | 周波数シンセサイザ | |
| JPH0541664A (ja) | 周波数シンセサイザ | |
| JPS5811141B2 (ja) | 選局装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20070512 |