JPH08265148A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH08265148A JPH08265148A JP7062669A JP6266995A JPH08265148A JP H08265148 A JPH08265148 A JP H08265148A JP 7062669 A JP7062669 A JP 7062669A JP 6266995 A JP6266995 A JP 6266995A JP H08265148 A JPH08265148 A JP H08265148A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 低コストでかつ高分解能で連続的に変化可能
な安定した発振信号を得ることができる周波数シンセサ
イザを提供する。 【構成】 指定手段によって周波数が指定されると、そ
の指定周波数に対応する基本分周比及び累算単位値をデ
ータとしてデータ出力手段から累算手段に出力し、累算
手段ではその累算単位値を現在の累算結果値に対して所
定の周期で加算して累算動作を行ない、データ出力手段
から出力された基本分周値に応じて分周手段の分周比を
設定する設定手段においてはその第１累算結果値が規定
値だけ増加した周期ではプログラマブル分周手段の分周
比を基本分周値に所定値を加算して得られた値に応じて
設定する。 【効果】 プログラマブル分周手段の分周比の平均値を
連続変化させるので、高分解能で連続的に変化可能な安
定した発振信号を得ることができる。
な安定した発振信号を得ることができる周波数シンセサ
イザを提供する。 【構成】 指定手段によって周波数が指定されると、そ
の指定周波数に対応する基本分周比及び累算単位値をデ
ータとしてデータ出力手段から累算手段に出力し、累算
手段ではその累算単位値を現在の累算結果値に対して所
定の周期で加算して累算動作を行ない、データ出力手段
から出力された基本分周値に応じて分周手段の分周比を
設定する設定手段においてはその第１累算結果値が規定
値だけ増加した周期ではプログラマブル分周手段の分周
比を基本分周値に所定値を加算して得られた値に応じて
設定する。 【効果】 プログラマブル分周手段の分周比の平均値を
連続変化させるので、高分解能で連続的に変化可能な安
定した発振信号を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、受信機等の通信機の局
部発振器として好適な分数分周方式の周波数シンセサイ
ザに関する。
部発振器として好適な分数分周方式の周波数シンセサイ
ザに関する。
【０００２】
【従来の技術】ＳＳＢ（シングルサイドバンド）通信方
式はその性格上、受信周波数を高分解能、例えば、１０
Ｈｚ以下の周波数ステップで安定かつ滑らかに変化させ
ることが要求される。ＳＳＢ受信周波数の分解能は局部
発振器の発振周波数の分解能に依存している。ＳＳＢ受
信機の局部発振器としては各種の構成があるが、ここで
はＤＤＳを用いた周波数シンセサイザの従来例を図１に
示す。この周波数シンセサイザにおいては、ＤＤＳ（Di
rect Digital Synthesizer）１が基準周波数発振器とし
て用いられ、ＤＤＳ１から出力された基準発振信号ｆr
はＬＰＦ（ローパスフィルタ）２、そして波形整形回路
３を介して位相比較器５に供給される。位相比較器５に
はプログラマブル分周器６から出力された周波数ｆdの
分周発振信号が供給され、この分周発振信号と周波数ｆ
rの基準発振信号との位相比較がされる。その位相比較
出力はＬＰＦ７を介してＶＣＯ（電圧制御発振器）８に
供給される。ＶＣＯ８はＬＰＦ７から供給される電圧に
応じた周波数ｆoの発振信号を発生する。この発振信号
が局部発振器の出力信号であり、ＳＳＢ受信機の混合器
（図示せず）に供給されることにより受信信号が中間周
波信号に変換されることになる。また、周波数ｆoの発
振信号はプログラマブル分周器６に供給されて分周比１
／Ｎにて分周されて周波数ｆdの分周発振信号となる。
プログラマブル分周器６の分周比１／Ｎは分周制御回路
９によって設定されるようになっている。
式はその性格上、受信周波数を高分解能、例えば、１０
Ｈｚ以下の周波数ステップで安定かつ滑らかに変化させ
ることが要求される。ＳＳＢ受信周波数の分解能は局部
発振器の発振周波数の分解能に依存している。ＳＳＢ受
信機の局部発振器としては各種の構成があるが、ここで
はＤＤＳを用いた周波数シンセサイザの従来例を図１に
示す。この周波数シンセサイザにおいては、ＤＤＳ（Di
rect Digital Synthesizer）１が基準周波数発振器とし
て用いられ、ＤＤＳ１から出力された基準発振信号ｆr
はＬＰＦ（ローパスフィルタ）２、そして波形整形回路
３を介して位相比較器５に供給される。位相比較器５に
はプログラマブル分周器６から出力された周波数ｆdの
分周発振信号が供給され、この分周発振信号と周波数ｆ
rの基準発振信号との位相比較がされる。その位相比較
出力はＬＰＦ７を介してＶＣＯ（電圧制御発振器）８に
供給される。ＶＣＯ８はＬＰＦ７から供給される電圧に
応じた周波数ｆoの発振信号を発生する。この発振信号
が局部発振器の出力信号であり、ＳＳＢ受信機の混合器
（図示せず）に供給されることにより受信信号が中間周
波信号に変換されることになる。また、周波数ｆoの発
振信号はプログラマブル分周器６に供給されて分周比１
／Ｎにて分周されて周波数ｆdの分周発振信号となる。
プログラマブル分周器６の分周比１／Ｎは分周制御回路
９によって設定されるようになっている。
【０００３】
【発明が解決しようとする課題】上記したような構成の
局部発振器においては、ＤＤＳを用いたために１０Ｈｚ
以下の高分解能で連続的に変化可能な安定した発振信号
を得ることができるが、ＤＤＳ自体が高性能のＤ／Ａ変
換器を備えているのでコスト高であり、局部発振器をコ
スト高にしてしまうという欠点があった。また、ＤＤＳ
を周波数シンセサイザに接続するために上記のようにＬ
ＰＦ２及び波形整形回路３を設ける必要があり、構成を
複雑にするという問題点もあった。
局部発振器においては、ＤＤＳを用いたために１０Ｈｚ
以下の高分解能で連続的に変化可能な安定した発振信号
を得ることができるが、ＤＤＳ自体が高性能のＤ／Ａ変
換器を備えているのでコスト高であり、局部発振器をコ
スト高にしてしまうという欠点があった。また、ＤＤＳ
を周波数シンセサイザに接続するために上記のようにＬ
ＰＦ２及び波形整形回路３を設ける必要があり、構成を
複雑にするという問題点もあった。
【０００４】そこで、本発明の目的は、低コストで高分
解能で連続的に変化可能な安定した発振信号を得ること
ができる周波数シンセサイザを提供することである。
解能で連続的に変化可能な安定した発振信号を得ること
ができる周波数シンセサイザを提供することである。
【０００５】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、基準周波数の基準発振信号を発生する手段と、
供給される発振信号を分周する分周手段と、分周手段の
分周比を制御する分周比制御手段と、基準発振信号と分
周手段によって分周された発振信号との位相を比較する
位相比較手段と、位相比較手段の比較結果に応じた周波
数の発振信号を発生してそれを出力発振信号とすると共
に分周手段に供給する発振手段とからなる周波数シンセ
サイザであって、分周比制御手段は、出力発振信号の周
波数を指定する指定手段と、指定手段によって指定され
た周波数に対応する基本分周値及び累算単位値をデータ
として出力するデータ出力手段と、そのデータ出力手段
から出力された累算単位値を現在の第１累算結果値に対
して所定の周期で加算することにより累算動作しその第
１累算結果値が規定値だけ増加する毎に第１キャリ信号
を発生する第１累算手段と、第１キャリ信号の非存在時
にはデータ出力手段から出力された基本分周値に応じて
分周手段の分周比を設定し、第１キャリ信号の存在時に
はデータ出力手段から出力された基本分周値に所定値を
加算して得られた値に応じて分周手段の分周比を設定す
る設定手段とを含むことを特徴としている。
イザは、基準周波数の基準発振信号を発生する手段と、
供給される発振信号を分周する分周手段と、分周手段の
分周比を制御する分周比制御手段と、基準発振信号と分
周手段によって分周された発振信号との位相を比較する
位相比較手段と、位相比較手段の比較結果に応じた周波
数の発振信号を発生してそれを出力発振信号とすると共
に分周手段に供給する発振手段とからなる周波数シンセ
サイザであって、分周比制御手段は、出力発振信号の周
波数を指定する指定手段と、指定手段によって指定され
た周波数に対応する基本分周値及び累算単位値をデータ
として出力するデータ出力手段と、そのデータ出力手段
から出力された累算単位値を現在の第１累算結果値に対
して所定の周期で加算することにより累算動作しその第
１累算結果値が規定値だけ増加する毎に第１キャリ信号
を発生する第１累算手段と、第１キャリ信号の非存在時
にはデータ出力手段から出力された基本分周値に応じて
分周手段の分周比を設定し、第１キャリ信号の存在時に
はデータ出力手段から出力された基本分周値に所定値を
加算して得られた値に応じて分周手段の分周比を設定す
る設定手段とを含むことを特徴としている。
【０００６】
【作用】本発明の周波数シンセサイザによれば、指定手
段によって周波数が指定されると、その指定周波数に対
応する基本分周値及び累算単位値がデータとしてデータ
出力手段から第１累算手段に出力され、第１累算手段で
はその累算単位値を現在の第１累算結果値に対して所定
の周期で加算して累算動作が行なわれ、データ出力手段
から出力された基本分周値に応じて分周手段の分周比を
設定する設定手段はその第１累算結果値が規定値だけ増
加した周期ではプログラマブル分周手段の分周比が基本
分周値に所定値を加算して得られた値に応じて設定す
る。
段によって周波数が指定されると、その指定周波数に対
応する基本分周値及び累算単位値がデータとしてデータ
出力手段から第１累算手段に出力され、第１累算手段で
はその累算単位値を現在の第１累算結果値に対して所定
の周期で加算して累算動作が行なわれ、データ出力手段
から出力された基本分周値に応じて分周手段の分周比を
設定する設定手段はその第１累算結果値が規定値だけ増
加した周期ではプログラマブル分周手段の分周比が基本
分周値に所定値を加算して得られた値に応じて設定す
る。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図２は本発明の実施例として図１に示し
た局部発振器のうちの分周制御回路を示している。な
お、本発明による周波数シンセサンザでは図１のＤＤＳ
１、ＬＰＦ２及び波形整形回路３の部分には通常の水晶
発振子による発振器（図示せず）を用いているが、図１
のようにＤＤＳ１、ＬＰＦ２及び波形整形回路３を用い
ても良いことは勿論である。図２の分周制御回路におい
ては、周波数シンセサイザの出力周波数ｆ0を指定する
信号を発生する周波数切替装置２１がマイクロコンピュ
ータ２２に接続されている。周波数切替装置２１はダイ
アル等のユーザの操作を受け入れる入力手段を有し、そ
の操作に応じて指定する周波数ｆ0を変化させる。マイ
クロコンピュータ２２にはＲＯＭ（リードオンリメモ
リ）及びＲＡＭ（ランダムアクセスメモリ）からなるメ
モリ装置２３が接続されており、そのＲＯＭには周波数
切替装置２１によって指定され得る複数の周波数に対応
する基本分周値Ｎnom（分周比１／Ｎnom）、累算単位値
である分子ｋ及び規定値である分母Ｄがデータテーブル
として予め記憶されている。マイクロコンピュータ２２
はそれ自身に備えられたメモリに記憶されたプログラム
に従って動作し、メモリ装置２３に記憶されたデータを
読み出してデータレジスタ２４にトリガ信号及び取込用
クロックパルスと共に供給する。データレジスタ２４は
トリガ信号に応答して新たに供給されたデータを取込用
クロックパルスに同期して受け入れそのデータから基本
分周値Ｎnom、分子ｋ及び分母Ｄを区別して保持し、そ
の保持データは各出力から得られる。データレジスタ２
４の基本分周値出力には制御ロジック回路２５が接続さ
れ、分子出力には第１アキュムレータ２６が接続され、
分母出力には第１及び第２アキュムレータ２６，２７が
接続されている。
細に説明する。図２は本発明の実施例として図１に示し
た局部発振器のうちの分周制御回路を示している。な
お、本発明による周波数シンセサンザでは図１のＤＤＳ
１、ＬＰＦ２及び波形整形回路３の部分には通常の水晶
発振子による発振器（図示せず）を用いているが、図１
のようにＤＤＳ１、ＬＰＦ２及び波形整形回路３を用い
ても良いことは勿論である。図２の分周制御回路におい
ては、周波数シンセサイザの出力周波数ｆ0を指定する
信号を発生する周波数切替装置２１がマイクロコンピュ
ータ２２に接続されている。周波数切替装置２１はダイ
アル等のユーザの操作を受け入れる入力手段を有し、そ
の操作に応じて指定する周波数ｆ0を変化させる。マイ
クロコンピュータ２２にはＲＯＭ（リードオンリメモ
リ）及びＲＡＭ（ランダムアクセスメモリ）からなるメ
モリ装置２３が接続されており、そのＲＯＭには周波数
切替装置２１によって指定され得る複数の周波数に対応
する基本分周値Ｎnom（分周比１／Ｎnom）、累算単位値
である分子ｋ及び規定値である分母Ｄがデータテーブル
として予め記憶されている。マイクロコンピュータ２２
はそれ自身に備えられたメモリに記憶されたプログラム
に従って動作し、メモリ装置２３に記憶されたデータを
読み出してデータレジスタ２４にトリガ信号及び取込用
クロックパルスと共に供給する。データレジスタ２４は
トリガ信号に応答して新たに供給されたデータを取込用
クロックパルスに同期して受け入れそのデータから基本
分周値Ｎnom、分子ｋ及び分母Ｄを区別して保持し、そ
の保持データは各出力から得られる。データレジスタ２
４の基本分周値出力には制御ロジック回路２５が接続さ
れ、分子出力には第１アキュムレータ２６が接続され、
分母出力には第１及び第２アキュムレータ２６，２７が
接続されている。
【０００８】第１アキュムレータ２６は図３に示すよう
に、２つのｎビット加算器３１，３２、２入力１出力の
マルチプレクサ３３、ラッチ回路３４及びＯＲ回路３５
からなる。加算器３１，３２は共に入力Ａ，Ｂ、加算出
力Ｘ及びキャリ出力Ｃを有している。加算器３１の入力
Ａはデータレジスタ２４の分子出力に接続され、入力Ｂ
はラッチ回路３４の出力に接続されている。加算器３１
の出力Ｘは加算器３２の入力Ａ及びマルチプレクサ３３
の一方の入力ＩＮ0に接続されている。加算器３２の入
力Ｂはデータレジスタ２４の分母出力に接続され、加算
出力はマルチプレクサ３３の他方の入力ＩＮ1に接続さ
れている。加算器３１，３２の各キャリ出力ＣはＯＲ回
路３５に接続され、ＯＲ回路３５は加算器３１，３２の
いずれか一方のキャリ出力からオーバフロー信号が出力
されると第１キャリ信号として出力する。このキャリ信
号は制御ロジック回路２４及びマルチプレクサ３３のセ
レクト入力に供給される。マルチプレクサ３３はセレク
ト入力にキャリ信号が供給されていないときには入力Ｉ
Ｎ0に供給されているデータを出力し、セレクト入力に
キャリ信号が供給されているときには入力ＩＮ1に供給
されているデータを出力する。マルチプレクサ３３の選
択出力からの選択データが第１アキュムレータ２６の累
算出力として第２アキュムレータ２７に供給されると共
にラッチ回路３４の入力に供給される。ラッチ回路３４
には周波数ｆdの分周発振信号がクロック信号として供
給され、その分周発振信号に同期して入力データが新た
に保持出力される。
に、２つのｎビット加算器３１，３２、２入力１出力の
マルチプレクサ３３、ラッチ回路３４及びＯＲ回路３５
からなる。加算器３１，３２は共に入力Ａ，Ｂ、加算出
力Ｘ及びキャリ出力Ｃを有している。加算器３１の入力
Ａはデータレジスタ２４の分子出力に接続され、入力Ｂ
はラッチ回路３４の出力に接続されている。加算器３１
の出力Ｘは加算器３２の入力Ａ及びマルチプレクサ３３
の一方の入力ＩＮ0に接続されている。加算器３２の入
力Ｂはデータレジスタ２４の分母出力に接続され、加算
出力はマルチプレクサ３３の他方の入力ＩＮ1に接続さ
れている。加算器３１，３２の各キャリ出力ＣはＯＲ回
路３５に接続され、ＯＲ回路３５は加算器３１，３２の
いずれか一方のキャリ出力からオーバフロー信号が出力
されると第１キャリ信号として出力する。このキャリ信
号は制御ロジック回路２４及びマルチプレクサ３３のセ
レクト入力に供給される。マルチプレクサ３３はセレク
ト入力にキャリ信号が供給されていないときには入力Ｉ
Ｎ0に供給されているデータを出力し、セレクト入力に
キャリ信号が供給されているときには入力ＩＮ1に供給
されているデータを出力する。マルチプレクサ３３の選
択出力からの選択データが第１アキュムレータ２６の累
算出力として第２アキュムレータ２７に供給されると共
にラッチ回路３４の入力に供給される。ラッチ回路３４
には周波数ｆdの分周発振信号がクロック信号として供
給され、その分周発振信号に同期して入力データが新た
に保持出力される。
【０００９】第２アキュムレータ２７もアキュムレータ
２６と同様に構成されている。ただし、第２アキュムレ
ータ２７ではマルチプレクサ３３の選択データが外部に
出力されない。制御ロジック回路２５は図４に示すよう
に、加算器３７とＤフリップフロップ３８とを有してい
る。加算器３７はデータレジスタ２４の基本分周値出
力、第１及び第２アキュムレータ２６，２７の各キャリ
出力Ｃ及びＤフリップフロップ３８のＱバー出力からの
各データを加算する。Ｄフリップフロップ３８は第２ア
キュムレータ２７のキャリ出力Ｃからのデータ（第２キ
ャリ信号Ｃ2i）をクロック入力に供給される周波数ｆd
の分周発振信号の周期だけデータを遅延させてＱバー出
力から加算器３７に出力する。加算器３７の出力信号が
制御ロジック回路２５の出力信号であり、分周値Ｎを示
す信号である。
２６と同様に構成されている。ただし、第２アキュムレ
ータ２７ではマルチプレクサ３３の選択データが外部に
出力されない。制御ロジック回路２５は図４に示すよう
に、加算器３７とＤフリップフロップ３８とを有してい
る。加算器３７はデータレジスタ２４の基本分周値出
力、第１及び第２アキュムレータ２６，２７の各キャリ
出力Ｃ及びＤフリップフロップ３８のＱバー出力からの
各データを加算する。Ｄフリップフロップ３８は第２ア
キュムレータ２７のキャリ出力Ｃからのデータ（第２キ
ャリ信号Ｃ2i）をクロック入力に供給される周波数ｆd
の分周発振信号の周期だけデータを遅延させてＱバー出
力から加算器３７に出力する。加算器３７の出力信号が
制御ロジック回路２５の出力信号であり、分周値Ｎを示
す信号である。
【００１０】次に、かかる構成の分周制御回路の動作を
説明する。先ず、周波数切替装置２１が周波数シンセサ
イザの出力周波数ｆ0を指定すると、マイクロコンピュ
ータ２２はメモリ装置２３からその周波数ｆ0に対応す
る基本分周値Ｎnom、分子ｋ及び分母Ｄを読み出してそ
れらのデータをシリーズでデータレジスタ２４に供給す
る。マイクロコンピュータ２２はデータレジスタ２４に
データを供給する前にトリガ信号を供給し、このトリガ
信号に応答してデータレジスタ２４は取込用のクロック
パルスに同期してマイクロコンピュータ２２からのシリ
ーズデータを取り込む。そして、取り込んだデータから
基本分周値Ｎnom、分子ｋ及び分母Ｄを区別して保持
し、それらを基本分周値出力、分子出力及び分母出力か
らパラレルに出力する。
説明する。先ず、周波数切替装置２１が周波数シンセサ
イザの出力周波数ｆ0を指定すると、マイクロコンピュ
ータ２２はメモリ装置２３からその周波数ｆ0に対応す
る基本分周値Ｎnom、分子ｋ及び分母Ｄを読み出してそ
れらのデータをシリーズでデータレジスタ２４に供給す
る。マイクロコンピュータ２２はデータレジスタ２４に
データを供給する前にトリガ信号を供給し、このトリガ
信号に応答してデータレジスタ２４は取込用のクロック
パルスに同期してマイクロコンピュータ２２からのシリ
ーズデータを取り込む。そして、取り込んだデータから
基本分周値Ｎnom、分子ｋ及び分母Ｄを区別して保持
し、それらを基本分周値出力、分子出力及び分母出力か
らパラレルに出力する。
【００１１】分子ｋはアキュムレータ２６内の加算器３
１の入力Ａに供給され、加算器３１においてそのときの
ラッチ回路３４の出力値と加算される。その加算結果の
値は加算器３２の入力Ａ及びマルチプレクサ３３の入力
ＩＮ0に供給される。加算器３２の入力Ｂには分母Ｄと
してＤの値の２の補数が実際には供給されるので、この
補数と加算器３１の出力値とが加算器３２では加算され
る。加算器３２の加算結果の値はマルチプレクサ３３の
入力ＩＮ1に供給される。加算器３１又は３２がオーバ
フローとならない限りはＯＲ回路３５からキャリ信号は
発生しないので、マルチプレクサ３３は入力ＩＮ0に供
給されている加算器３１の出力値をラッチ回路３４及び
アキュムレータ２７に中継する。ラッチ回路３４はクロ
ック入力に供給される周波数ｆdの分周発振信号による
次の周期１／ｆdで中継されたデータを新たに出力す
る。よって、この分周発振信号のパルスが発生する毎に
ラッチ回路３４は加算器３１の新たな出力値を保持出力
することになるので、このラッチ回路３４の出力値と分
子ｋとが次に加算器３１では加算され、加算器３１の出
力値は分子ｋ単位で増加することになる。
１の入力Ａに供給され、加算器３１においてそのときの
ラッチ回路３４の出力値と加算される。その加算結果の
値は加算器３２の入力Ａ及びマルチプレクサ３３の入力
ＩＮ0に供給される。加算器３２の入力Ｂには分母Ｄと
してＤの値の２の補数が実際には供給されるので、この
補数と加算器３１の出力値とが加算器３２では加算され
る。加算器３２の加算結果の値はマルチプレクサ３３の
入力ＩＮ1に供給される。加算器３１又は３２がオーバ
フローとならない限りはＯＲ回路３５からキャリ信号は
発生しないので、マルチプレクサ３３は入力ＩＮ0に供
給されている加算器３１の出力値をラッチ回路３４及び
アキュムレータ２７に中継する。ラッチ回路３４はクロ
ック入力に供給される周波数ｆdの分周発振信号による
次の周期１／ｆdで中継されたデータを新たに出力す
る。よって、この分周発振信号のパルスが発生する毎に
ラッチ回路３４は加算器３１の新たな出力値を保持出力
することになるので、このラッチ回路３４の出力値と分
子ｋとが次に加算器３１では加算され、加算器３１の出
力値は分子ｋ単位で増加することになる。
【００１２】このように加算器３１の出力値が増加する
と、やがて分母Ｄ以上となる。そうなると加算器３２は
オーバフローとなり、オーバフロー信号を発生する。オ
ーバフロー信号はＯＲ回路３５を介してマルチプレクサ
３３に供給され、加算器３１の出力値に代わって加算器
３２の出力値をラッチ回路３４及びアキュムレータ２７
に中継させる。よって、ラッチ回路３４は周波数ｆdの
分周発振信号による次の周期１／ｆdでは加算器３２の
出力値を新たに保持出力する。また、オーバフロー信号
は１ビットの信号であり、第１キャリ信号Ｃ1iとしてＯ
Ｒ回路３５から制御ロジック回路２５に供給される。こ
のような動作がアキュムレータ２６では繰り返し行なわ
れる。
と、やがて分母Ｄ以上となる。そうなると加算器３２は
オーバフローとなり、オーバフロー信号を発生する。オ
ーバフロー信号はＯＲ回路３５を介してマルチプレクサ
３３に供給され、加算器３１の出力値に代わって加算器
３２の出力値をラッチ回路３４及びアキュムレータ２７
に中継させる。よって、ラッチ回路３４は周波数ｆdの
分周発振信号による次の周期１／ｆdでは加算器３２の
出力値を新たに保持出力する。また、オーバフロー信号
は１ビットの信号であり、第１キャリ信号Ｃ1iとしてＯ
Ｒ回路３５から制御ロジック回路２５に供給される。こ
のような動作がアキュムレータ２６では繰り返し行なわ
れる。
【００１３】第２アキュムレータ２７においては、第１
アキュムレータ２６内のマルチプレクサ３３の出力値を
入力として上記したアキュムレータ２６の動作と同様の
動作が行なわれる。アキュムレータ２６内のマルチプレ
クサ３３の出力値は分周発振信号のパルスが発生する毎
に分子ｋ単位で増加する値であってその増加がＤより小
なる範囲で繰り返されるので、アキュムレータ２７内の
加算器３２のオーバフローはアキュムレータ２６のそれ
より短い周期で繰り返し生じる。このオーバフローによ
り第２アキュムレータ２７からは第２キャリ信号Ｃ2iが
制御ロジック回路２５に供給される。
アキュムレータ２６内のマルチプレクサ３３の出力値を
入力として上記したアキュムレータ２６の動作と同様の
動作が行なわれる。アキュムレータ２６内のマルチプレ
クサ３３の出力値は分周発振信号のパルスが発生する毎
に分子ｋ単位で増加する値であってその増加がＤより小
なる範囲で繰り返されるので、アキュムレータ２７内の
加算器３２のオーバフローはアキュムレータ２６のそれ
より短い周期で繰り返し生じる。このオーバフローによ
り第２アキュムレータ２７からは第２キャリ信号Ｃ2iが
制御ロジック回路２５に供給される。
【００１４】制御ロジック回路２５においては、データ
レジスタ２４の基本分周値出力から基本分周値Ｎnomが
供給され、アキュムレータ２６，２７からキャリ信号Ｃ
1i，Ｃ2iが供給される。Ｄフリップフロップ３８は周波
数ｆdの分周発振信号のパルスが発生する毎にＱバー出
力から第２キャリ信号Ｃi2の前回値Ｃ2(i-1)を出力す
る。よって、加算器３７は分周値Ｎを次のように算出す
る。
レジスタ２４の基本分周値出力から基本分周値Ｎnomが
供給され、アキュムレータ２６，２７からキャリ信号Ｃ
1i，Ｃ2iが供給される。Ｄフリップフロップ３８は周波
数ｆdの分周発振信号のパルスが発生する毎にＱバー出
力から第２キャリ信号Ｃi2の前回値Ｃ2(i-1)を出力す
る。よって、加算器３７は分周値Ｎを次のように算出す
る。
【００１５】
【数１】Ｎ＝Ｎnom＋Ｃ1i＋Ｃi2−Ｃ2(i-1) すなわち、キャリ信号Ｃ1iが発生したときには基本分周
値Ｎnomに所定値（例えば、１）が加算され、キャリ信
号Ｃ1iより頻繁に発生するキャリ信号Ｃi2が発生したと
きには基本分周値Ｎnomに所定値が加算され、その次の
周期１／ｆdではＣ2(i-1)により基本分周値Ｎnomから所
定値が減算される。よって、図１のプログラマブル分周
器６の分周比が時間変化するので、分母Ｄに対応する期
間においてはその分周値Ｎの平均値ＮAVEが実際の分周
値（分周比としては１／ＮAVE）となる。この結果、周
波数シンセサイザの出力周波数ｆoはＮAVE・ｆrとな
る。
値Ｎnomに所定値（例えば、１）が加算され、キャリ信
号Ｃ1iより頻繁に発生するキャリ信号Ｃi2が発生したと
きには基本分周値Ｎnomに所定値が加算され、その次の
周期１／ｆdではＣ2(i-1)により基本分周値Ｎnomから所
定値が減算される。よって、図１のプログラマブル分周
器６の分周比が時間変化するので、分母Ｄに対応する期
間においてはその分周値Ｎの平均値ＮAVEが実際の分周
値（分周比としては１／ＮAVE）となる。この結果、周
波数シンセサイザの出力周波数ｆoはＮAVE・ｆrとな
る。
【００１６】周波数切替装置２１への操作により周波数
シンセサイザの出力周波数ｆ0が新たに指定されると、
マイクロコンピュータ２２はメモリ装置２３からその新
たな周波数ｆ0に対応する基本分周値Ｎnom、分子ｋ及び
分母Ｄを読み出してそれらのデータをデータレジスタ２
４に供給する。マイクロコンピュータ２２からのトリガ
信号に応答してデータレジスタ２４はマイクロコンピュ
ータ２２からのデータを取り込んで基本分周値Ｎnom、
分子ｋ及び分母Ｄを区別して保持出力する。その新たな
分子ｋはアキュムレータ２６内の加算器３１の入力Ａに
供給され、加算器３１においてそれまでの累算動作によ
るラッチ回路３４の出力値と加算され、新たな分母Ｄは
加算器３２に加えられる。すなわち、新たな周波数指定
直前までの累算動作によるラッチ回路３４の出力値に対
して新たな分子ｋ及び分母Ｄをアキュムレータ２６，２
７は受け入れて上記したように動作してキャリ信号
Ｃ1i，Ｃi2を発生するのである。また、新たな基本分周
値Ｎnomは制御ロジック回路２５に供給され、アキュム
レータ２６，２７からのキャリ信号Ｃ1i，Ｃi2との上記
した分周値演算に用いられる。よって、周波数シンセサ
イザの出力発振信号の位相は連続的に変化してその周波
数ｆ0は新たな指定周波数に緩やかに変化することにな
る。
シンセサイザの出力周波数ｆ0が新たに指定されると、
マイクロコンピュータ２２はメモリ装置２３からその新
たな周波数ｆ0に対応する基本分周値Ｎnom、分子ｋ及び
分母Ｄを読み出してそれらのデータをデータレジスタ２
４に供給する。マイクロコンピュータ２２からのトリガ
信号に応答してデータレジスタ２４はマイクロコンピュ
ータ２２からのデータを取り込んで基本分周値Ｎnom、
分子ｋ及び分母Ｄを区別して保持出力する。その新たな
分子ｋはアキュムレータ２６内の加算器３１の入力Ａに
供給され、加算器３１においてそれまでの累算動作によ
るラッチ回路３４の出力値と加算され、新たな分母Ｄは
加算器３２に加えられる。すなわち、新たな周波数指定
直前までの累算動作によるラッチ回路３４の出力値に対
して新たな分子ｋ及び分母Ｄをアキュムレータ２６，２
７は受け入れて上記したように動作してキャリ信号
Ｃ1i，Ｃi2を発生するのである。また、新たな基本分周
値Ｎnomは制御ロジック回路２５に供給され、アキュム
レータ２６，２７からのキャリ信号Ｃ1i，Ｃi2との上記
した分周値演算に用いられる。よって、周波数シンセサ
イザの出力発振信号の位相は連続的に変化してその周波
数ｆ0は新たな指定周波数に緩やかに変化することにな
る。
【００１７】なお、上記した実施例においては、２つの
アキュムレータ２６，２７を設けて２段の累算動作をす
るようにしたが、アキュムレータ２６だけでも良く、更
には３段以上の累算動作をするようにしても良い。
アキュムレータ２６，２７を設けて２段の累算動作をす
るようにしたが、アキュムレータ２６だけでも良く、更
には３段以上の累算動作をするようにしても良い。
【００１８】
【発明の効果】以上のように、本発明の分数分周方式の
周波数シンセサイザにおいては、指定手段によって周波
数が指定されると、その指定周波数に対応する基本分周
値及び累算単位値がデータとしてデータ出力手段から累
算手段に出力され、累算手段ではその累算単位値を現在
の累算結果値に対して所定の周期で加算して累算動作が
行なわれ、データ出力手段から出力された基本分周値に
応じて分周手段の分周比を設定する設定手段はその第１
累算結果値が規定値だけ増加した周期ではプログラマブ
ル分周手段の分周比が基本分周値に所定値を加算して得
られた値に応じて設定する。よって、指定手段による指
定周波数が変化すると、現在の累算結果値に新たな累算
単位値が累算手段で加算され、プログラマブル分周手段
の分周比の平均値を連続変化させるので、ＶＣＯからは
高分解能で連続的に変化可能な安定した発振信号を得る
ことができる。ＤＤＳを用いなくて済むので周波数シン
セサイザの構成が簡単となり、低コスト化を図ることが
できる。
周波数シンセサイザにおいては、指定手段によって周波
数が指定されると、その指定周波数に対応する基本分周
値及び累算単位値がデータとしてデータ出力手段から累
算手段に出力され、累算手段ではその累算単位値を現在
の累算結果値に対して所定の周期で加算して累算動作が
行なわれ、データ出力手段から出力された基本分周値に
応じて分周手段の分周比を設定する設定手段はその第１
累算結果値が規定値だけ増加した周期ではプログラマブ
ル分周手段の分周比が基本分周値に所定値を加算して得
られた値に応じて設定する。よって、指定手段による指
定周波数が変化すると、現在の累算結果値に新たな累算
単位値が累算手段で加算され、プログラマブル分周手段
の分周比の平均値を連続変化させるので、ＶＣＯからは
高分解能で連続的に変化可能な安定した発振信号を得る
ことができる。ＤＤＳを用いなくて済むので周波数シン
セサイザの構成が簡単となり、低コスト化を図ることが
できる。
【図１】従来の周波数シンセサイザを示すブロック図で
ある。
ある。
【図２】本発明による周波数シンセサイザに用いられる
分周制御回路を示すブロック図である。
分周制御回路を示すブロック図である。
【図３】図２の回路中の第１アキュムレータの具体的構
成を示すブロック図である。
成を示すブロック図である。
【図４】図２の回路中の制御ロジック回路の具体的構成
を示すブロック図である。
を示すブロック図である。
１ ＤＤＳ ５ 位相比較器 ６ プログラマブル分周器 ８ ＶＣＯ ９ 分周制御回路 ２２ マイクロコンピュータ ２４ データレジスタ ２５ 制御ロジック回路 ２６，２７ アキュムレータ ３１，３２，３７ 加算器 ３３ マルチプレクサ ３４ ラッチ回路 ３８ フリップフロップ
Claims (7)
- 【請求項１】 基準周波数の基準発振信号を発生する手
段と、 供給される発振信号を分周する分周手段と、 前記分周手段の分周比を制御する分周比制御手段と、 前記基準発振信号と前記分周手段によって分周された発
振信号との位相を比較する位相比較手段と、 前記位相比較手段の比較結果に応じた周波数の発振信号
を発生してそれを出力発振信号とすると共に前記分周手
段に供給する発振手段とからなる周波数シンセサイザで
あって、 前記分周比制御手段は、前記出力発振信号の周波数を指
定する指定手段と、 前記指定手段によって指定された周波数に対応する基本
分周値及び累算単位値をデータとして出力するデータ出
力手段と、 前記データ出力手段から出力された前記累算単位値を現
在の第１累算結果値に対して所定の周期で加算すること
により累算動作しその第１累算結果値が規定値だけ増加
する毎に第１キャリ信号を発生する第１累算手段と、 前記第１キャリ信号の非存在時には前記データ出力手段
から出力された前記基本分周値に応じて前記分周手段の
分周比を設定し、前記第１キャリ信号の存在時には前記
データ出力手段から出力された前記基本分周値に所定値
を加算して得られた値に応じて前記分周手段の分周比を
設定する設定手段とを含むことを特徴とする周波数シン
セサイザ。 - 【請求項２】 前記データ出力手段は周波数に対応する
前記基本分周値及び累算単位値を示すデータテーブルを
形成したメモリと、前記指定手段によって指定された周
波数に対応する前記基本分周値及び累算単位値を前記メ
モリから読み出す手段と、読み出された前記基本分周値
及び累算単位値を保持出力する保持手段とを有すること
を特徴とする請求項１記載の周波数シンセサイザ。 - 【請求項３】 前記規定値は前記指定手段によって指定
された周波数に対応する値として前記データ出力手段が
出力することを特徴とする請求項１記載の周波数シンセ
サイザ。 - 【請求項４】 前記分周比制御手段は、前記第１累算手
段において前記累算単位値を現在の前記第１累算結果値
に対して加算して得られた値を現在の第２累算結果値に
対して前記所定の周期で加算することにより累算動作し
その第２累算結果値が前記規定値だけ増加する毎に第２
キャリ信号を発生する第２累算手段を有し、前記設定手
段は、前記第２キャリ信号を前記第２累算手段の累算周
期だけ遅延させて遅延キャリ信号を発生する遅延手段を
含み、前記データ出力手段から出力された前記基本分周
値に対し第１キャリ信号の存在時には前記所定値を加算
し、第２キャリ信号の存在時には前記所定値を加算し、
前記遅延キャリ信号の存在時には前記所定値だけ減算す
ることにより前記分周手段の分周比を設定することを特
徴とする請求項１記載の周波数シンセサイザ。 - 【請求項５】 前記第１累算手段は、前記所定の周期で
入力値を新たに保持出力する第１ラッチ回路と、前記デ
ータ出力手段から出力された前記累算単位値と前記第１
ラッチ回路の保持値とを加算する第１加算器と、前記第
１加算器の加算結果値と前記規定値の補数とを加算する
第２加算器と、前記第１加算器又は第２加算器がオーバ
フロー状態となったとき前記第１キャリ信号を発生する
手段と、前記第１キャリ信号の非存在時に前記第１加算
器の加算結果値を前記第１累算結果値として前記第１ラ
ッチ回路に中継出力し前記第１キャリ信号の存在時に前
記第２加算器の加算結果値を前記第１累算結果値として
前記第１ラッチ回路に中継出力する第１マルチプレクサ
とからなることを特徴とする請求項１記載の周波数シン
セサイザ。 - 【請求項６】 前記第２累算手段は、前記所定の周期で
入力値を新たに保持出力する第２ラッチ回路と、前記第
１累算手段から出力された前記第１累算結果値と前記ラ
ッチ回路の保持値とを加算する第３加算器と、前記第３
加算器の加算結果値と前記規定値の補数とを加算する第
４加算器と、前記第３加算器又は第４加算器がオーバフ
ロー状態となったとき前記第２キャリ信号を発生する手
段と、前記第２キャリ信号の非存在時に前記第３加算器
の加算結果値を前記第２ラッチ回路に中継出力し前記第
２キャリ信号の存在時に前記第４加算器の加算結果値を
前記第２ラッチ回路に中継出力する第２マルチプレクサ
とからなることを特徴とする請求項４記載の周波数シン
セサイザ。 - 【請求項７】 前記所定の周期は前記分周手段によって
分周された発振信号の周期に等しいことを特徴とする請
求項１記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062669A JPH08265148A (ja) | 1995-03-22 | 1995-03-22 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062669A JPH08265148A (ja) | 1995-03-22 | 1995-03-22 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265148A true JPH08265148A (ja) | 1996-10-11 |
Family
ID=13206940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062669A Pending JPH08265148A (ja) | 1995-03-22 | 1995-03-22 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020136824A (ja) * | 2019-02-15 | 2020-08-31 | キヤノン株式会社 | 分数分周器および周波数シンセサイザ |
-
1995
- 1995-03-22 JP JP7062669A patent/JPH08265148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020136824A (ja) * | 2019-02-15 | 2020-08-31 | キヤノン株式会社 | 分数分周器および周波数シンセサイザ |
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