JP2020136824A - 分数分周器および周波数シンセサイザ - Google Patents

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Abstract

【課題】分数分周を行う際、クロック周波数を高めて高速な動作を実現しつつ、動作の安定性を維持または向上する。【解決手段】分数分周器は、入力信号を整数の分周比で分周した整数分周信号を用いて、該入力信号を分数の分周比で分周した分数分周信号を生成する分数分周回路と、指定された分数の分周比を表す周波数制御信号を、分数分周信号に同期して取り込むラッチ回路と、取り込まれた周波数制御信号に基づいて、指定された分数の分周比に対応する整数の分周比を設定するための整数制御信号を、整数分周信号に同期して生成する制御回路と、を備える。分数分周回路は、入力信号に同期して整数制御信号を参照することにより、整数の分周比を更新するよう構成される。【選択図】図１

Description

本発明は、分数分周器および周波数シンセサイザに関する。
特許文献１には、従来の分数分周器が記載されている。図７は、従来の分数分周器を搭載した周波数シンセサイザを示すブロック図である。この周波数シンセサイザは、周波数分周器６１０と、サンプラ６２０と、セレクタ６３０と、制御電圧発生回路６３０と、発振器６４０と、デルタシグマ変調器６５１と、加算器６５２と、を備える。加算器６５２の出力端子は、整数コードCiと分数コードCfとを出力する。分数コードCfは、セレクタ６３０の制御端子に供給される。整数コードCiは、周波数分周器６１０に供給される。
周波数分周器６１０は、クロック信号Foutの周波数を、整数コードCiで表される整数値で分周し、クロック信号６１１の周波数を決める。例えば、整数コードCiで表される整数値が２で、クロック信号Foutの周波数がｆである時、周波数分周されたクロック信号６１１の周波数はｆ／２となる。サンプラ６２０およびセレクタ６３０は、周波数分周されたクロック信号６１１の位相を分数コードCfに従って微調整し、微調整された周波数分周クロック６２１を、フィードバック信号Ffbとして出力する。フィードバック信号Ffbは、位相比較器６３１に戻され、レファレンス信号Frefと比較される。
図８は、従来の分数分周器を搭載した周波数シンセサイザの動作波形図である。発振器６４０は、多相のサンプリングクロック信号Fsをサンプラ６２０に出力する。図８は、サンプリングクロック信号Fsの相数が１６相の場合を示している。周波数分周器６１０は、クロック信号Foutを整数分周し、クロック信号６１１を出力する。サンプラ６２０は、クロック信号６１１を１／１６周期ずつ遅延させた多相クロック６２１を出力する。セレクタ６３０がこの多相クロック６２１のうち１相を選択し、フィードバック信号Ffbを出力することで、分数分周を実現している。
米国特許出願公開第２０１６／００８７６３６号公報
特許文献１に記載の技術では、クロック信号Foutとフィードバック信号Ffbとの間の位相遅延は、クロック信号Fout の周期で数えて０周期〜１５／１６周期の間の値になる。この位相遅延の値は分数コードCfによって決まるため、時間的に変化する。整数コードCiはフィードバック信号Ffbのエッジのタイミングで更新される。周波数分周器６１０はクロック信号Foutのエッジのタイミングで整数コードCiを参照する。
ところが、周波数分周器６１０の動作上、全ての分数コードCfの場合に対して、整数コードCiとクロック信号Foutとの間のタイミング関係を満たす必要がある。そのため、整数コードCiは、クロック信号Fout の周期で数えて１５／１６周期の期間、不定値となる。整数コードCiをクロック信号Foutでキャプチャする際の有効時間（Setup Time)は、最も短い場合１／１６周期しかない。このため、タイミング設計が難しくなる。特に、動作の安定性を維持しつつ高速動作をさせることが困難となる。
また、整数コードCiは多ビットのバス信号なので、タイミングの違反が発生した場合は、分周比の設定値は意図した値とは異なる値に設定され、ＰＬＬのロックが外れる可能性がある。特に、クロック周波数が高く、また、クロック相が多い場合に、上記の課題は顕著になる。
本発明はこうした課題に鑑みてなされたものであり、その目的は、分数分周を行う際、クロック周波数を高めて高速な動作を実現しつつ、動作の安定性を維持または向上できる技術の提供にある。
本発明のある態様は分数分周器に関する。この分数分周器は、入力信号を整数の分周比で分周した整数分周信号を用いて、該入力信号を分数の分周比で分周した分数分周信号を生成する分数分周回路と、指定された分数の分周比を表す周波数制御信号を、分数分周信号に同期して取り込むラッチ回路と、取り込まれた周波数制御信号に基づいて、指定された分数の分周比に対応する整数の分周比を設定するための整数制御信号を、整数分周信号に同期して生成する制御回路と、を備える。分数分周回路は、入力信号に同期して整数制御信号を参照することにより、整数の分周比を更新するよう構成される。
本発明によれば、分数分周を行う際、クロック周波数を高めて高速な動作を実現しつつ、動作の安定性を維持または向上することができる。
実施の形態に係る周波数シンセサイザの機能および構成を示すブロック図。 図１の周波数シンセサイザの動作波形図。 分数分周信号の周期とラッチ信号との対応を説明するための図。 図１の整数分周器の構成を示すブロック図。 図４の可変分周器の回路図。 図１の整数分周器の状態遷移図。 従来の分数分周器を搭載した周波数シンセサイザを示すブロック図。 従来の分数分周器を搭載した周波数シンセサイザの動作波形図。
以下、添付図面を参照して実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る発明を限定するものではない。実施の形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
実施の形態では、周波数制御ワードに基づき、入力クロック周波数に対して分数の分周比で分周動作を行う分数分周器において、分数の分周比で分周された分数分周信号に同期して周波数制御ワードを取り込んで分周比を更新する。この際、取り込んだ分周比を設定するための制御信号を、分数分周信号とは異なるクロック信号に同期して遅延させる。これにより、分周比の更新はいくらか遅れるが、遅延がある分タイミングに関する設計の自由度が向上すると共にそのような設計がより容易となる。特に、分数分周器の内部の整数分周器の設定時間を十分にとることができる。その結果、実施の形態によると、周波数変更に対するレスポンスをいくらか犠牲にすることで、タイミングの要件を緩和し、動作の安定性を高めることができる。
図１は、実施の形態に係る周波数シンセサイザ１００の機能および構成を示すブロック図である。周波数シンセサイザ１００は、参照信号端子と、ＦＣＷ端子と、制御電圧生成回路１２０と、電圧制御発振器１３０と、分数分周器１６０と、を備える。ＦＣＷ端子には、分数の分周比を指定するための周波数制御ワードＦＣＷが印加される。参照信号端子には、参照信号としてレファレンスクロックＳ１１０が印加される。周波数シンセサイザ１００は、周波数制御ワードＦＣＷで指定される分数の分周比で分周された分数分周信号Ｓ１５０を生成する。
制御電圧生成回路１２０は、レファレンスクロックＳ１１０と分数分周信号Ｓ１５０とに基づいて、電圧制御発振器１３０を制御するためのＶＣＯ制御信号Ｓ１２７を生成する。制御電圧生成回路１２０は、位相比較器１２２と、チャージポンプ１２４と、ループフィルタ１２６と、を含む。
位相比較器１２２は、レファレンスクロックＳ１１０の位相と分数分周信号Ｓ１５０の位相とを比較する比較回路である。位相比較器１２２は、両信号を比較することによって、両信号の位相差を検出する。チャージポンプ１２４は、位相比較器１２２における比較結果に応じた電流を生成する。チャージポンプ１２４は、位相比較器１２２で検出された位相差に応じた吸込電流または吐出電流を生成する。ループフィルタ１２６は、チャージポンプ１２４によって生成された電流による充放電により電圧レベルが制御される出力信号を、ＶＣＯ制御信号Ｓ１２７として電圧制御発振器１３０に出力する。ループフィルタ１２６は、チャージポンプ１２４の吸込電流または吐出電流により充電または放電を制御する。
電圧制御発振器１３０は、ＶＣＯ制御信号Ｓ１２７の電圧に応じた周波数の多相クロックＳ１４０を生成し、分数分周器１６０に出力する。電圧制御発振器１３０は、多相、例えば１６相のクロックを生成可能に構成される。電圧制御発振器１３０の発振周波数はＶＣＯ制御信号Ｓ１２７の電圧により制御される。
分数分周器１６０は、電圧制御発振器１３０によって生成された多相クロックＳ１４０（多相クロック信号）のうちのひとつの所定の位相の入力クロックＳ１４１（入力信号）を、周波数制御ワードＦＣＷで指定される分数の分周比で分周することで、分数分周信号Ｓ１５０を生成する。分数分周器１６０は、セレクタ１６５と、多相クロック生成器１６３と、整数分周器１６１と、第１フリップフロップ１７０と、第２フリップフロップ１７１と、位相アキュミュレータ１６６と、デルタシグマ変調器１８０と、を含む。
整数分周器１６１は、位相アキュミュレータ１６６により提供される整数コードDIV_con（整数制御信号）が表す整数の分周比で入力クロックＳ１４１を分周することにより整数分周信号Ｓ１６２を生成する整数分周回路である。後述する通り、整数分周器１６１はマルチモデュラス型の分周器である。
多相クロック生成器１６３は、整数分周器１６１によって生成された整数分周信号Ｓ１６２の周波数と同じ周波数の内部多相クロックＳ１６４（多相信号）を、多相クロックＳ１４０を用いて生成する多相生成回路である。
セレクタ１６５は、多相クロック生成器１６３によって生成された内部多相クロックＳ１６４に基づいて分数分周信号Ｓ１５０を生成する選択回路である。セレクタ１６５は、第１フリップフロップ１７０により提供される分数コードSEL_con（選択制御信号）に基づいて多相信号のなかから信号を選択することによって、分数分周信号Ｓ１５０を生成する。
整数分周器１６１と多相クロック生成器１６３とセレクタ１６５とは、入力クロックＳ１４１を整数の分周比で分周した整数分周信号Ｓ１６２を用いて、該入力クロックＳ１４１を分数の分周比で分周した分数分周信号Ｓ１５０を生成する分数分周回路１３２を構成する。分数分周回路１３２は、入力クロックＳ１４１に同期して整数コードDIV_conを参照することにより、整数の分周比を更新するよう構成される。
デルタシグマ変調器１８０は、ＦＣＷ端子から受信した周波数制御ワードＦＣＷを周波数制御信号Ｓ１９０に変換し、周波数制御信号Ｓ１９０を第２フリップフロップ１７１に出力する。デルタシグマ変調器１８０は参照信号端子から受信したレファレンスクロックＳ１１０を用いて上記変換を行う。
第２フリップフロップ１７１は、周波数制御ワードＦＣＷによって指定された分数の分周比を表す周波数制御信号Ｓ１９０を、分数分周信号Ｓ１５０に同期して取り込むラッチ回路である。第２フリップフロップ１７１の入力端子には周波数制御信号Ｓ１９０が、クロック端子には分数分周信号Ｓ１５０が、それぞれ印加される。第２フリップフロップ１７１は、周波数制御信号Ｓ１９０を分数分周信号Ｓ１５０のタイミングでサンプリングした結果得られるラッチ信号DSM_FFを、位相アキュミュレータ１６６に出力する。
位相アキュミュレータ１６６は、ラッチ信号DSM_FFに基づいて、周波数制御ワードＦＣＷによって指定された分数の分周比に対応する整数の分周比を設定するための整数コードDIV_conを、整数分周信号Ｓ１６２に同期して生成する制御回路である。併せて位相アキュミュレータ１６６は、ラッチ信号DSM_FFに基づいて、内部多相クロックＳ１６４のうち指定された分数の分周比に対応する位相の信号を選択するための内部分数コードSEL_conAを、整数分周信号Ｓ１６２に同期して生成する。位相アキュミュレータ１６６は、整数コードDIV_conを整数分周器１６１に出力し、内部分数コードSEL_conAを第１フリップフロップ１７０に出力する。
位相アキュミュレータ１６６は、整数コードDIV_conを、整数分周信号Ｓ１６２に同期して遅延させるよう、かつ、内部分数コードSEL_conAを、整数分周信号Ｓ１６２に同期して遅延させるよう構成される。特に位相アキュミュレータ１６６は、第２フリップフロップ１７１が周波数制御信号Ｓ１９０を取り込んでから、分数分周信号Ｓ１５０の周期で少なくとも１周期遅れて、指定された分数の分周比が分数分周信号Ｓ１５０に反映されるよう構成される。
位相アキュミュレータ１６６は、第３フリップフロップ１７２と、第４フリップフロップ１７３と、加算器１７４と、を有する。加算器１７４はラッチ信号DSM_FFと内部分数コードSEL_conAとを加算する。加算器１７４は、加算結果の整数部分を整数部出力コードSUMIとして第３フリップフロップ１７２に出力する。加算器１７４は、加算結果の小数部分を小数部出力コードSUMFとして第４フリップフロップ１７３に出力する。第３フリップフロップ１７２は整数分周信号Ｓ１６２をクロックとし、整数部出力コードSUMIを整数分周信号Ｓ１６２に同期して遅延させ、整数コードDIV_conとして出力する。第４フリップフロップ１７３は整数分周信号Ｓ１６２をクロックとし、小数部出力コードSUMFを整数分周信号Ｓ１６２に同期して遅延させ、内部分数コードSEL_conAとして出力する。
第１フリップフロップ１７０は整数分周信号Ｓ１６２をクロックとし、内部分数コードSEL_conAを整数分周信号Ｓ１６２に同期して遅延させ、分数コードSEL_conとしてセレクタ１６５に出力する。
図１に示される周波数シンセサイザ１００では、分数分周信号Ｓ１５０が位相比較器１２２に戻され、レファレンスクロックＳ１１０と比較される。レファレンスクロックＳ１１０と分数分周信号Ｓ１５０との位相差が零となるように電圧制御発振器１３０の周波数が制御される。このように、周波数シンセサイザ１００は位相同期ループ（ＰＬＬ）の構成をなしている。
図２は、図１の周波数シンセサイザ１００の動作波形図である。図２は、多相クロックＳ１４０の相数が１６相の場合を示している。整数分周器１６１には入力クロックＳ１４１が入力される。入力クロックＳ１４１は周期Tckを有するクロック信号である。整数分周器１６１は、入力クロックＳ１４１の周波数を、整数コードDIV_conで表される整数値で分周し、整数分周信号Ｓ１６２を出力する。整数コードDIV_conが整数分周信号Ｓ１６２の周波数を決める。例えば、整数コードDIV_conで表される値が２で、入力クロックＳ１４１の周波数がｆである場合、分周の結果得られる整数分周信号Ｓ１６２の周波数はｆ／２となる。
多相クロック生成器１６３は、整数分周信号Ｓ１６２を、多相クロックＳ１４０によってラッチすることにより、内部多相クロックＳ１６４を生成し出力する。多相クロックＳ１４０の相数が１６である場合、内部多相クロックＳ１６４は、互いに１／１６Tckずつ位相がずれた１６相クロックとなる。多相クロック生成器１６３は、多相クロックＳ１４０に基づいて、整数分周器１６１の出力と同一周波数の内部多相クロックＳ１６４を出力する。
セレクタ１６５は、内部多相クロックＳ１６４のうちの１相を、分数コードSEL_conに基づいて選択し、分数分周信号Ｓ１５０を出力する。これにより、入力クロックＳ１４１の分数分周が実現される。
第２フリップフロップ１７１は、デルタシグマ変調器１８０から受け取った周波数制御信号Ｓ１９０を、分数分周信号Ｓ１５０のエッジでラッチすることでラッチ信号DSM_FFを生成し、位相アキュミュレータ１６６に出力する。例えば、周波数制御ワードＦＣＷに０ｘ２９を与える場合、ラッチ信号DSM_FFは２．９となる。
位相アキュミュレータ１６６の加算器１７４は、第２フリップフロップ１７１から受け取ったラッチ信号DSM_FFと、整数分周信号Ｓ１６２の周期で１周期前の小数部出力コードSUMFの値（すなわち、内部分数コードSEL_conA）と、を加算して求めた値を出力する。この出力の整数部が整数部出力コードSUMI、小数部が小数部出力コードSUMFである。整数部出力コードSUMIは第３フリップフロップ１７２によって整数分周信号Ｓ１６２の周期で１周期分遅延され、整数コードDIV_conとして出力される。小数部出力コードSUMFは第４フリップフロップ１７３によって整数分周信号Ｓ１６２の周期で１周期分遅延され、内部分数コードSEL_conAとして出力される。位相アキュミュレータ１６６は、整数分周信号Ｓ１６２のタイミングに基づいて出力を更新する。
第１フリップフロップ１７０は、位相アキュミュレータ１６６から受け取った内部分数コードSEL_conA を、整数分周信号Ｓ１６２のエッジでラッチすることで分数コードSEL_conを生成し、セレクタ１６５に出力する。つまり、第１フリップフロップ１７０は、整数分周信号Ｓ１６２の周期で１周期分、小数部出力コードSUMFをさらに遅延させている。
セレクタ１６５は、分数コードSEL_conに基づいて、内部多相クロックＳ１６４のなかから１相を選択し、分数分周信号Ｓ１５０を出力する。図２の例では、SEL_con(N-3)の期間はCLK[9]が、SEL_con(N-2)の期間はCLK[2]が、SEL_con(N-1)の期間はCLK[11]が、SEL_con(N)の期間はCLK[4]が、それぞれ選択される。DIV_con(N-1)は２なので、DIV_con(N-1)の期間は入力クロックＳ１４１が２分周されて整数分周信号Ｓ１６２が生成される。すなわち、整数分周信号Ｓ１６２の周期は２Tckとなる。また、SEL_con(N-1)は１１、SEL_con(N-2)は２であるから、SEL_con(N-2)の期間の分数分周信号Ｓ１５０の立ち上がりエッジと、SEL_con(N-1)の期間の分数分周信号Ｓ１５０の立ち上がりエッジと、の間の時間は（２＋９／１６）×Tckとなる。こうして、周波数制御ワードＦＣＷに与えられた値で入力クロックＳ１４１が分周され、分数分周信号Ｓ１５０が生成、出力される。
図３は、分数分周信号Ｓ１５０の周期とラッチ信号DSM_FFとの対応を説明するための図である。図３は図２に対応する。図２、図３にあるようにT(N)、DSM_FF(N)、DIV_con(N)、SEL_conA(N)、SEL_con(N)を定義する（Nは自然数）。DIV_con(N)、SEL_conA(N)、SEL_con(N)はそれぞれ１６進数の整数であり、DSM_FF(N)は小数第一位までの１６進数である。図３に示されるように、T(N)は以下のように表される。

T(N)＝DIV_con(N-1)×Tck＋SEL_con(N-1)×Tck/16−SEL_con(N-2)×Tck/16
…（式１）

ここで、位相アキュミュレータ１６６での演算は以下のように表される。

DSM_FF(N-1)＋0.SEL_conA(N-2)＝DIV_con(N-1).SEL_conA(N-1)

これを１０進数で表すと、

DSM_FF(N-1)＋SEL_conA(N-2)/16＝DIV_con(N-1)＋SEL_conA(N-1)/16
…（式２）

式１および式２から、

T(N)/Tck＝DIV_con(N-1)＋SEL_con(N-1)/16−SEL_con(N-2)/16
＝DIV_con(N-1)＋SEL_conA(N-1)/16−SEL_conA(N-2)/16
＝DSM_FF(N-1)＋SEL_conA(N-2)/16−SEL_conA(N-2)/16
＝DSM_FF(N-1)

となる。すなわち、分数分周信号Ｓ１５０の周期は、１周期前のラッチ信号DSM_FFで指定された周期となる。他の実施の形態では、位相アキュミュレータ１６６および第１フリップフロップ１７０に代えて、ラッチ信号DSM_FFと分数分周信号Ｓ１５０の周期との上記の関係を実現する任意の回路構成が採用されてもよい。さらに他の実施の形態では、ラッチ信号DSM_FFで指定された周期が分数分周信号Ｓ１５０に反映されるまでの遅延量を、２周期以上に設定してもよい。
図４は、図１の整数分周器１６１の構成を示すブロック図である。整数分周器１６１はマルチモデュラス型の分周器であり、可変分周器１４２、１４３、１４４、１４５を従属接続した構成を取っている。このマルチモデュラス型の分周器は、高速動作および、広い分周比に対応して動作することが可能である。
図５は、図４の可変分周器１４２の回路図である。この可変分周器１４２は、整数コードDIV_conの値に応じて、２分周と３分周とを切り替えて動作する。他の可変分周器１４３、１４４、１４５も同様に構成される。
図６は、図１の整数分周器１６１の状態遷移図である。整数分周器１６１は、整数分周信号Ｓ１６２のエッジを出力した状態（状態１）で、２分周と３分周のどちらであるかを判定し、次の状態で状態分岐する。図６に示す通り、３分周比の状態遷移に入っている間に２分周比に途中で設定しても、正しく分周せず、整数分周器１６１が異常動作する可能性がある。すなわち、状態１に遷移した後、入力クロックＳ１４１で１周期の間で整数コードDIV_conを設定する必要がある。
本実施の形態に係る周波数シンセサイザ１００では、整数分周信号Ｓ１６２は、入力クロックＳ１４１のエッジのタイミングで出力される。また、整数コードDIV_conは、整数分周信号Ｓ１６２のエッジのタイミングで更新される。整数分周器１６１はこの整数コードDIV_conを、入力クロックＳ１４１のエッジのタイミングで参照する。すなわち、整数分周器１６１は入力クロックＳ１４１のエッジのタイミングで整数コードDIV_conを参照するが、この整数コードDIV_conは、入力クロックＳ１４１の１周期前のエッジのタイミングで出力される。そのため、整数分周器１６１−整数分周信号Ｓ１６２−位相アキュミュレータ１６６−整数コードDIV_con−整数分周器１６１の信号パスに与えられたタイミングは、入力クロックＳ１４１の１周期分の時間となる。また、入力クロックＳ１４１と整数分周信号Ｓ１６２との位相差の関係は、整数コードDIV_conに依存せず一定である。したがって、本実施の形態では、整数コードDIV_conを入力クロックＳ１４１でキャプチャする際の有効時間（Setup Time）に比較的大きな余裕を持たせることができる。その結果、回路のタイミング設計が容易となり、また、動作の安定性を維持しつつ動作周波数を高めることができる。
なお、整数コードDIV_conを入力クロックＳ１４１でキャプチャする際のHold Timeについては、必要に応じてこの信号パスに遅延を与えることにより調節されてもよい。また、分数分周信号Ｓ１５０と整数分周信号Ｓ１６２との位相の関係は、分数コードSEL_conに依存するため、時間的に変化する。そのため、位相アキュミュレータ１６６内部にて整数部出力コードSUMIおよび小数部出力コードSUMFを整数分周信号Ｓ１６２でキャプチャする際の有効時間（セットアップ時間）は、整数分周信号Ｓ１６２の１周期に対して、小さくなる。具体的には、入力クロックＳ１４１の周期で１周期分小さくなる。例えば、整数分周器１６１の動作が２分周の場合、この有効期間（セットアップ時間）は、入力クロックＳ１４１の１周期分となる。このように、整数部出力コードSUMIおよび小数部出力コードSUMFを整数分周信号Ｓ１６２でキャプチャする際の有効時間（セットアップ時間）は、整数分周信号Ｓ１６２の周期に対して１周期小さくなる。しかしながら、整数分周信号Ｓ１６２の周波数は、入力クロックＳ１４１の周波数よりも低いので、タイミング設計の問題とはならない。
また、本実施の形態に係る周波数シンセサイザ１００では、整数分周信号Ｓ１６２のエッジを出した直後に、分周比の設定を更新するので、上記の条件を満たすことができる。すなわち、整数コードDIV_conと入力クロックＳ１４１との間のタイミング設計が容易となり、正しく動作させることができる。
以上、実施の形態に係る周波数シンセサイザ１００の構成と動作について説明した。この実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
発明は上記実施の形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１００ 周波数シンセサイザ、 １２０ 制御電圧生成回路、 １３０ 電圧制御発振器、 １６０ 分数分周器。

Claims (10)

  1. 入力信号を整数の分周比で分周した整数分周信号を用いて、該入力信号を分数の分周比で分周した分数分周信号を生成する分数分周回路と、
    指定された分数の分周比を表す周波数制御信号を、前記分数分周信号に同期して取り込むラッチ回路と、
    取り込まれた周波数制御信号に基づいて、指定された分数の分周比に対応する整数の分周比を設定するための整数制御信号を、整数分周信号に同期して生成する制御回路と、を備え、
    前記分数分周回路は、入力信号に同期して整数制御信号を参照することにより、整数の分周比を更新するよう構成される分数分周器。
  2. 前記制御回路は、整数制御信号を、整数分周信号に同期して遅延させるよう構成される請求項１に記載の分数分周器。
  3. 前記制御回路は、前記ラッチ回路が周波数制御信号を取り込んでから、分数分周信号の周期で少なくとも１周期遅れて、指定された分数の分周比が分数分周信号に反映されるよう構成される請求項２に記載の分数分周器。
  4. 前記分数分周回路は、
    入力信号を整数の分周比で分周することにより整数分周信号を生成する整数分周回路と、
    生成された整数分周信号の周波数と同じ周波数の多相信号を生成する多相生成回路と、
    生成された多相信号に基づいて分数分周信号を生成する選択回路と、を含み、
    前記制御回路は、取り込まれた周波数制御信号に基づいて、多相信号のうち指定された分数の分周比に対応する位相の信号を選択するための選択制御信号を生成し、
    前記選択回路は、多相信号のなかから選択制御信号に基づいて信号を選択することによって、分数分周信号を生成する請求項１から３のいずれか一項に記載の分数分周器。
  5. 入力信号は多相クロック信号のなかのひとつのクロック信号であり、
    前記多相生成回路は、整数分周信号と多相クロック信号とに基づいて多相信号を生成する請求項４に記載の分数分周器。
  6. 前記制御回路は、選択制御信号を、整数分周信号に同期して遅延させるよう構成される請求項４または５に記載の分数分周器。
  7. 前記制御回路は、整数分周信号をクロックとするフリップフロップによって選択制御信号を遅延させる請求項６に記載の分数分周器。
  8. 前記整数分周回路はマルチモデュラス型の分周器である請求項４から７のいずれか一項に記載の分数分周器。
  9. 分数の分周比を指定するための周波数制御ワードを周波数制御信号に変換するデルタシグマ変調器をさらに備える請求項１から８のいずれか一項に記載の分数分周器。
  10. 請求項１から９のいずれか一項に記載の分数分周器と、
    参照信号の位相と分数分周信号の位相とを比較する比較回路と、
    前記比較回路における比較結果に応じた電流を生成するチャージポンプと、
    前記チャージポンプによって生成された電流による充放電により出力信号の電圧が制御されるループフィルタと、
    前記ループフィルタの出力信号の電圧に応じた周波数の入力信号を生成する電圧制御発振器と、を備える周波数シンセサイザ。
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