PT90641B

PT90641B - Sintetizador de frequencias com compensacao do estimulo

Info

Publication number: PT90641B
Application number: PT90641A
Authority: PT
Inventors: Frederick Lee Martin
Original assignee: Motorola Inc
Priority date: 1988-06-03
Filing date: 1989-05-23
Publication date: 1994-02-28
Also published as: HUT57494A; BR8907360A; IL89833A0; RU2085031C1; YU112489A; HU893407D0; YU47487B; US4816774A; TR24163A; HU217392B; IE65955B1; EP0344509A2; DK281690A; ES2051321T3; DD283880A5; CA1315363C; AU620110B2; ATE104815T1; CN1040119A; PH26602A

Description

A presente invenção refere-se a sintetizadores de frequências em geral, e mais especificamente refere-se a um sintetizador com frequência N fraccionária, no qual as saídas de frequên-

cia, que podem ser escolhidos, são produzidas enquanto se reduzem as saídas parasitas indesejáveis. Smpregam-se circuitos divisores de frequência nos circuitos sintetizadores de frequência, como por exemplo num circuito fechado de bloqueio de fase (PLL). Num circuito PLL de síntese N fraccionária, a frequência de saída f de um oscilador controlado pela tensão (VCO) é primeiramente dividida e depois aplicada a um detector de fases, o qual funciona de modo convencional, comparando a fase do sinal de saída dividida com uma frequência de referência f proveniente de um oscilador de referência, a fim de controlar a frequência da saída VCO f . A frequência de saída f é relacionada com a frequência de referência da fonte de frequência de referência segundo a equação f_Q = (N.F) x f_r. N.F é o divisor efectivo, pelo qual a frequência de saída é dividida antes de ser comparada com a frequência de referência. N.F é produzido por um circuito de comando do divisor e é constituído por uma parte N de número inteiro e uma parte de fracção F. A parte fraccionária F = k/D, na qual k e D são ambos números inteiros.

Visto que um divisor funciona com valores de números inteiros a divisão fraccionária é simulada pela comutação entre diferentes valores de números inteiros dos divisores. No entanto, esta comutação dos divisores resulta em bandas laterais parasitas no sinal f , de frequência de saída sintetizada. Quando se projecta um sintetizador, o objectivo consiste em manter as amplitudes destes estímulos sub-harmónicos abaixo de um determinado limite máximo aceitável.

Uma tentativa, descrita na patente US ιΛ 4 204 174, no sentido de anular os sinais parasitas indesejáveis, emprega dois acumuladores para simularem a divisão fraccionária, e um con-

versor de digital para analógico, a fim de produzir um sinal de correcção para retirar as bandas laterais parasitas resultantes. A patente US n2. 4 694 475 ilustra também a utilização de dois acumuladores para um circuito divisor de frequência. Basicamente, os dois processos utilizam um primeiro acumulador para corrigir um erro de fase, e um segundo acumulador, para o qual é cornado o conteúdo instantâneo do primeiro acumulador em cada ciclo da saída do divisor. Para cada ciclo do relógio, no qual se alcança a capacidade D fixada nos segundos acumuladores, 0 divisor é aumentado em um sobre o seu valor programado. Em cada subsequente ciclo relógio, 0 divisor N é diminuído em um a partir do seu valor programado. 0 efeito real no divisor comum é zero, visto que as contagens são sempre somadas e substraídas aos pares. Estas duas tentativas de acumulador proporcionam uma única e isolada forma ondulador e uma resposta parasita associada para cada valor do numerador k para a parte frccionária do divisor, e a potência D dos acumuladores para um sintetizador de uma largura de baixa pré-determinada de um circuito fechado.

A forma ondulada única pode resultar em sinais parasitas inaceitáveis para uma pretendida frequência de saída f . Em algumas aplicações, os sinais parasitas com 20 kHz de uma frequência pretendida f devem ser 60 dB abaixo do sinal de frequência da corrente portadora f , ao passa que os sinais parasitas com ainda mais 20 kHz acima da frequência da corrente portadora devem estar 90 dB abaixo do nível da corrente portadora. Com a forma ondulada proporcionada pelas duas tentativas de acumulador do estada da técnica, os sinais parasitas podem exceder os limites pretendidos. A figura 6 ilustra uma situação desse tipo. Nesta ilustração, 0 estímulo 143 está dentro dos limites desejados, no entanto, o estímulo 132 ultrapassa os limites pretendidos.

Em aplicação tais como em rádios de dois canais, a redução do hardv/are juntamente com a eliminação dos efeitos dos parasi tas têm a máxima importância.

SUMÁRIO DA INVENÇÃO presente sintetizador de frequência com compensação do estí mulo proporciona meios para a mudança da saída parasita de um

nando assim diferentes respostas parasitas. Uma forma ondulada com estímulos aceitáveis é utilizada para produzir a desejada frequência de saída.

sintetizador inclui um circuito fechado que tem um divisor programável. Um meio de controlo do divisor proporciona valores de divisor ao divisor programável e inclui meios que proporciona valores variáveis ao divisor para a divisão fraccionária, a fim de produzir uma frequência de saída desejada. 0 meio de controlo do divisor inclui um primeiro e um segando meios de acumulador. 0 primeiro meio de acumulador inclui uma entrada para a recepção de dados, uma primeira saída para variar o valor de divisão, e uma segunda saída para fornecer dados ao segundo meio acumulador. 0 segundo meio acumulador inclui uma ligação de entrada à segunda entrada do primeiro acumulador, e uma saída para variar o valor de divisão.

Num aspecto da invenção, o primeiro e o segundo meios acumuladores têm, cada um, uma capacidade variável. Num outro aspecto da invenção, uns elementos proporcionam um valor de compensação ao primeiro e segundo meios acumuladores.

BREVE DESCRIÇÃO DOS DESENHOS

A figura 1 é uei diagrama em blocos de um sintetizador de frequência com compensação de estímulo de acordo com a presente invenção.

A figura 2 é um diagrama em blocos do circuito de comando do divisor pertencente ao sintetizador de frequência da figura 1

A figura 3 ó um diagrama em blocos do controlo de compensação segundo a figura 2.

A figura 4 é um diagrama em blocos da lógica do controlo consoante a figura 2.

A figura 5 θ um diagrama em blocos de um acumulador conforme a figura 2.

A figura 6 ilustra um exemplo da resposta da frequência de um sintetizador com dois acumuladores de acordo com modalidades do estado da técnica.

A figura 7 ilustra a resposta da frequência do sintetizador da presente invenção para uma forma de onda escolhida.

DESCRIÇÃO DA MODALIDADE PREFERIDA

Referindo agora os desenhos conforme os números de referência e primeiramente a figura 1, partir-se-à do princípio de que um sintetizador de frequência 10 de acordo com a presente invenção inclui um oscilador de referência 11. A saída do oscilador de frequência 11 f é aplicada a um detector de fases 12, que tem a sua saída acoplada através de um filtro passaI

-baixo 13, a um oscilador controlado pela tensão (VCO) 14. A saída do VCO 14 é ligada à saída 15 do sintetizador de frequência 10 e a um divisor de divisão por N, programável 16. 0 VCO 14 fornece o sinal de saída do sintetizador f . A saída o do divisor 16 proporciona um sinal dividido f^ ao detector de fases 12 de um maneira convencional, e a um circuito de controlo do divisor 17. 0 circuito de controlo do divisor 17 é ligado ao divisor programável 16 e fornece a informação N ou informação de divisão utilizada pelo divisor.

Num sintetizador de frequência N fraccionada, a desejada frequência de saída f não pode ser obtida pela utilização de um único divisor para o dispositivo divisor 16 de divisão por N, programável. É necessário ajustar periodicamente o valor N de uma forma tal que a frequência de saída média seja igual à frequência de saída desejada. 0 circuito de controlo do divisor 17, conforme se mostra com mais detalhes na figura2, é projectado para fornecer os valores N pretendidos ao divisor programável 16 enquanto reduz a ura mínimo os sinais parasitas.

Uma memória 19, que constitui o meio de memória, o qual pode incluir uma memória somente para leitura, programável, assim como ROM e RAM, é utilizada para conter os dados para uso do circuito de controlo do divisor 17, a fim de se obter o valor N para aplicação ao divisor programável 16. Um controlador de um microprocessador 20 é utilizado para ler os dados a partir da memória 19 e fornece os dados, através de uma linha principal de dados, a um registo de dados 22 que serve também de trinco. Um selector de frequência 21 é ligado ao controlador do micrpprocessador 20 para escolher a frequência f da saída do sintetizador. Em aplicações tais como os rádios de duas vias, o selector de frequências corresponde ao comutador de canal.

registo de dados 22 proporciona as várias saídas de dados,

que têm sido etiquetadas como numerador, ou o valor k, desvio, do denominador ou é o valor Ό, e N_nom que é o valor nominal para o valor N de divisão. As linhas do numerador e dos dados de desvio são ligadas às entradas A e B, respectivamente, de um multiplexador 23. As linhas de dados de saída do multiplexador 23 são ligadas à entrada de um primeiro acumulador 24 que constitui o primeiro conjunto acumulador. A sua saída, que é etiquetada de conteúdo, é ligada à entrada de um segundo acumulador 25 que constitui o segundo elemento de acumulador. Cada um dos acumuladores 24 e 25 possui uma entrada de capacidade ligada à saída de denominador do registo de dados 22. Saídas de transporte são obtidas de ambos os acumuladores 24 e 25 e são ligadas a duas entradas de um circuito lógico de controlo 27. A saída do circuito lógico de controlo 27 é ligada ao divisor programável 16. A linha de dados N do registo de dados 22 é também ligada ao circuito lógico de controlo 27.

controlador do microprocessador 20 proporciona uma saída que é aplicada às entradas de gatilho do registo de dados 22 e a um circuito de controlo do desvio 2o. 0 circuito de controlo de compensação 26 possui uma saída escolhida que é ligada a uma entrada escolhida do multiplexador 23, e uma saída de reajuste que é ligada às entradas de reajuste dos acumuladores 24 e 25.

As entradas de relógio para o controlo de compensação 26, a lógica de controlo 27 e os acumuladores 24 e 25 são dotados da saída fj do divisor programável.16. Em alternativa, estes sinais-relógio podiam ser obtidos directamente do oscilador de referência 11 quando f^ e f estão no circuito fechado da fase.

Referindo agora a figura 3, o circuito de controlo de compensação 26 é ilustrado com mais pormenores. A saída relógio do

divisor programável 16 é ligada, a um circuito em série constituído por inversores 31 e 34 e um elemento de atraso 33. A saída do inversor 31 é ligada à entrada do inversor 34, qu.e tem a sua saída ligada através do elemento de atraso 33 à entrada de relógio de um circuito flip-flop 36. A saída do inversor 31 é também ligada a uma entrada de relógio de um circuito flip-flop 35. Um circuito flip-flop 37 tem uma entrada D ligada ao a fim de manter a entrada alta. A sua entrada de relógio é a entrada TRIGGER do controlo de compensação 26. A saída Q do circuito flip-flop 37 é ligada à entrada D do circuito flip-flop 35. A saída RESET do circuito de compensação 26 é fornecida pela saída Q do circuito flip-flop 35, o qual é também ligado à entrada D do circuito flip-flop 36. A saída SELECT do controlo de compensação 26 é fornecida pela saída Q do circuito flip-flop 36. As saídas de barra Q dos circuitos flip-flop 35 e 36 são ligadas às entradas de uma porta NOR 38, a qual tem a sua saída ligada à entrada de reajuste do circuito flip-flop 37.

Referindo agora a figura 4, far-se-à uma descrição da lógica de controlo 27. A saída de transporte do acumulador 24 é alimentada a uma entrada A do adicionador de 1 bit 41, ao passo que a saída de transporte do segundo acumulador 25 é alimentada a uma entrada B do adicionador 41 e a uma entrada D de um circuito flip-flop 42. A entrada de relógio do circuito flip-flop 42 é ligada à saída do divisor programável 16. A saída de barra Q do circuito flip-flop 42 é ligada à entrada C do adicionador 41. As saídas de adição e transporte do adicionador 41 são aplicadas pelo menos a duas posições de bit importantes, respectivamente da entrada B de palavra de um adicionador 43. Os dados N_non memorizados no registo de dados 22 são ligados à entrada A de palavra do adicionador 43. A saída de adição do adicionador 43 é o valor N utilizado como divisor do dispositivo divisor programável 16.

Referindo agora a figura 5, um acumulador do tipo usado nos acumuladores 24 e 25 da figura 2, está ilustrado com detalhes Dois adicionadores 45 e 46, um multiplexador 2 para 1 47 e o bloqueio 48 são ligados em série através da suas respectivas entradas e saídas. A saída RESET do circuito de controlo de compensação 26 é ligada à entrada de reajuste do trinco 48 para indexar a saída do bloqueio. 0 adicionador 45 adiciona o valor na sua entrada A, a qual é a entrada do acumulador, à saída do bloqueio 48 e aplica o resultado à entrada A do segundo adicionador 46, e também à entrada IN do multiplexador 2 para 1 47· Um valor correspondente ao complemento dois da capacidade é aplicado à entrada B do adicionador 46, a qual é a entrada CAPACITY dos acumuladores. A capacidade é definida como 0 valor mínimo que obriga o acumulador a produzir um sinal de transporte. A adição proveniente do adicionador 46 é aplicada à entrada IN1 do multiplexador 47. As saídas de trans porte dos adicionadores 45 e 46 são aplicadas às entradas de uma porte OR 49. A saída da porte OR 49 é apresentada como a saída OARRY do acumulador. A saída da porta OR 49 é ligada à entrada escolhida do multiplexador 47, para, determinar se IN ou INj- do multiplexador 47 será alimentado à entrada do bloqueio 48. A saída do multiplexador 47 é a saída CCNTENTS do acumulador. A entrada de relógio para 0 trinco 48, a qual é a entrada de relógio do acumulador, é activada por impulsos, a fim de transferir o valor proveniente da entrada para a saída do bloqueio.

Basicamente, na operação, se a capacidade do acumulador tiver sido alcançada pela adição de dois números quaisquer, a saída de transporte proveniente de um dos adicionadores 45 ou 46 será alta. Isto irá obrigar a saída da porte OR 49 a ficar alta, o que selecciona a entrada IN·^ do multiplexador 47 como 0 conteúdo do acumulador. Isto, de facto, subtrai a capacidade da adição original. Se a soma dos dois números não exceder

a capacidade, as saídas de transporte provenientes dos adicionadores 45 e 46 estarão baixas e a baixa resultante proviniente da porta OR 49 irá seleccionar a entrada de soma IN do multiplexador 47 como o conteúdo do acumulador.

Julga-se que as vantagens do sintetizador de frequência se tornaram inteiramente evidentes na descrição anterior a respeito dos componentes, todavia, para completar a descrição, será feita agora uma breve descrição da operação e utilização do circuito. 0 circuito de controlo do divisor 17 da forna de realização preferida utiliza um multiplexador e um controlo de desvio para introduzir um valor de desvio nos acumuladores, para uma síntese N fraccionária aperfeiçoada. Vários outros aperfeiçoamentos no circuito poderiam ser utilizados a fim de se obter este desejado controlo do divisor N que inclui a implementação dos acumuladores num microprocessador.

A capacidade dos acumuladores 24 e 25 é uma variável. As informações aleativas à capacidade são memorizadas, com as outras informações sobre frequência, na memória 19. 0 valor memorizado real é 0 complemento dos 2 do valor D que é aplicado finalmente, às entradas de capacidade dos acumuladores 24 e 25. 0 valor de D deriva da equação D = fr / espaçamento do canal.

A entrada para 0 acumulador 24 e, daí, a relação entre os dois acumuladores 24 e 25 é determinada por qual das duas palavras de entrada bloqueadas no registo de dados 22 é escolhida pelo controlo de desvio 26 como a saída do multiplexador 23 a ser alimentada à entrada do primeiro acumulador 24. As duas palavras de entrada são 0 numerador k para condições de estado regular e o valor de compensação, 0 qual proporciona um valor de partida pré-determinado para os acumuladores. 0 valor de desvio para cada frequência f desejada é memorizado num quadro na memória 19 juntamente com as outras infor-

mações sobre frequência, nomeadamente os valor do numerador, do denominador e de ^_norr, ⁰³ quais são colocados no registo de dados 22. 0 valor de compensação varia com k, D e a aplicação pretendida, e pode ser encontrado por tentativa e erro em reais experiências de campo e/ou preliminarmente por simulação no computador. Para se obter uma compensação, a valor não pede ser igual a zero, ao numerador ou ao denominador. Se um destes valores for utilizado, não haverá nenhuma compensação .

controlo da compensação 26 determina quando uma especial palavra de entrada será escolhida. Depois de indexar o sintetizador (isto é, escolher uma nova frequência de f de saída) o controlador do microprocessador 20 fornece um sinal de disparo para remeter dados ao registo de dados 22 e um sinal de flip-flop de relógio 37 para transferir una saída Q alta da sua entrada D para a entrada D do circuito flip-flop 35. Quando o sinal de relógio invertido proveniente do inversor 31 temporiza o circuito flip-flop 35, a sua entrada D alta será transferida para a sua saída Q e a entrada D do flip-flop 36, e como um sinal alto de reajuste a ser aplicado às entradas de reajuste dos acumuladores 24 e 25. Isto leva os conteúdos dos dois acumuladores a se reajustarem assincronamente ao valor aplicado à entrada do acumulador 24 e inibe as suas entradas de relógio. 0 reajuste é devolvido baixo. Como resultado do valor alto na entrada D do flip-flop 36, depois da temporização vinda do sinal de relógio de atraso do elemento de atraso 33, a saída Q do flip-flop 36 do circuito de controlo de desvio 26 coloca-se alta para escolher a entrada B do multiplexador 23. Isto obriga o valor de compensação a aparecer como o valor do conteúdo do acumulador 24. áo mesmo tempo, as saídas de barra Q baixas dos flip-flop 35 e 36 reajustem a saída Q do flip-flop 37 para baixo através da porta DOR 38. No ciclo de relógio seguinte, o sinal de relógio invertido temporiza o flip-flop 35 para retornar o sinal de

I reajuste para baixo, deixando que os acumuladores aumentem em resposta aos sinais de relógio. ?ía transição seguinte, de baií xa para alta, do sinal de relógio, a valor na entrada do primeiro acumulador 24 é memorizado no acumulador 24. Depois de um certo atraso determinado pelo elemento de atraso 33 que temporiza o flip-flop 36, a entrada D baixa do flip-flop 35 é transferida como uma saída SELECT baixa. Este sinal SELECT baixo obriga o valor da entrada A, que contém o numerador, a ser transferido para a saída do multiplexador 23 para uma ope4 ração em estado regular.

ο⁹ de frequência 21 é activado para escouma nova frequência de saída lê os dados da memória (19) para obrigando

22.

dados e o controlo de aplicado aos os dados a serem temporiza0 controlador do microprocessador desvio para deprime iro e seentão comutado

Sempre que o selector lher crprocessador da memória a frequência escolhida, dos no registo de dados 20 dispara o registo de var o valor de compensação a ser gundo cumulador 24 e 25. 0 multiplexador 23 é para fornecer o valor de numerador à entrada do acumulador 24 onde ele é adicionado ao valor de compensação previamente introduzido. Por cada impulso de relógio proveniente do sinal f^, o valor do numerador é novamente adicionado ao conteúdo do acumulador 24. De forma semelhante, a saída do acumulador 1 é adicionada no acumulador 25.

primeiro acumulador 24 tem uma capacidade de D, tal como o segundo acumulador 25. Por cada ciclo do relógio, uma entrada é adicionada ao conteúdo do primeiro acumulador 24. Os conteúdos do primeiro acumulador 24 são adicionados aos conteúdos do segundo acumulador 25. Por cada ciclo do relógio, a capacidade D do acumulador é atingida, ess acumulador especial transborda e um valor um de transporte é produzido.

Por cada ciclo de relógio de referência f,, a lógica do cono O ’ ^D

trolo 27 produz uma saída instantânea de divisor N para o divisor programável 16, coe base nas entradas para a lógica de controlo provenientes do valor N programado do registo de memória de rádio, as duas saídas de transporte instantâneas (i) vindas do primeiro e do segando acumuladores C^i’ θ2ί’ ^res_pectivamente, e a saída de transporte, previamente memorizada do segando acumulador ^c2(i-l) ^em = · + 0^ + 02i “

- C₂(j__p)’ 0 efeito nítido, acima dos ciclos D do relógio de referência, é o de que os impulsos que transportam k são produzidos pelo primeiro acumulador 24. 0 acumulador 25 não tem nenhum efeito no valor médio de N, visto que as contas são sempre adicionadas e subtraídas aos pares pelo segando acumulador 25. 0 valor médio do divisor programável tem, então, uma parte inteira igual ao valor programado N, e uma parte fraccionada igual a k/D. Desta maneira, um valor de número não-inteiro é produzido para o divisor do circuito fechado, a fim de se obter a desejada frequência de saída f₀, obtida da multiplicação da frequência de referência f pelo divisor de número não-inteiro do circuito fechado, em que f = f ( + k/D). Embora o circuito da forma de realização preferida utilize o multiplexador 23 para colocar a compensação no primeiro acumulador 24, outras variantes, tais como a colocação da compensação no segando acumulador 25 ou a colocação do valor de compensação directamente na entrada do primeiro acumulador 24 ou no sogundo acumulador 25 são possíveis para um ou vários ciclos de relógio.

Para qualquer frequência de saída especial f , pode ser necessário experimentar diversos valores para a compensação. Depois que um valor de compensação tiver sido estabelecido, o qual tem uma resposta parasita aceitável, esse valor é memorizado com o numerador, o denominador e o N na memória 19 e é escolhido sempre que essa determinada frequência for pretendida. Para frequências em que uma compensação não é necessária, zero ou o valor do numerador pode ser memorizado na memória 19

como o valor de compensação. Para uma determinada frequência ou espaçamento de canal, pode-se utilizar um único denominador ou valor de D.

Para uma frequência determinada f_Qj também é possível variar ambos cs valores N e D e ainda assim obter a mesma saída de frequência. Quando a variação do valor de compensação sozinho não proporciona um nível de saída parasita aceitável, pode-se utilizar a selecção de outros valores M e D para a frequência era conjunção cora a selecção de um valor de compensação .

emprego de acumuladores de capacidade variável 24 e 25 permite que o espaçamento do canal do sintetizador 10 seja mudado com facilidade. Por exemplo, para permitir um espaçamento de canal de 5 ou de 614kHz, os acumuladores precisam somente de ter a capacidade suficiente (isto é, o comprimento ou núrr.e ro de bits) para suportar um espaçamento de 5 kHz. Se fossem usados acumuladores de comprimento fixo, eles terial de suportar 11/4 kHz de espaçamento para sintetizar os dois canais de 5 e 6 1/4 kHz. Isto exigiria acumuladores muito maiores do que os dois acumuladores programáveis 24 e 25.

Claims

1^§. - Sintetizador de frequências cor compensação do estímulo para proporcionar uma frequência de soída sintetizada f , caracterizado pelo facto de compreender:

um circuito fechado sintetizador que inclui um divisor programável; e

- um conjunto de controlo divisor que fornece valores ao divisor programável, em que o citado conjunto de controlo do divisor fornece valores variáveis ao divisor programável para uma divisão fraccionária, a fim de produzir uma frequência de saída f desejada e que inclui um primeiro e um segundo meios acumuladores; o primeiro meio acumulador uma entrada para a recepção de dados, uma primeira saída para variar o valor da divisão e uma segunda saída para fornecer dados ao segundo meio acumulador, e incluindo o segando meio acumulador uma entrada ligada à segunda saída do primeiro meio acumulador e uma saída para variar o valor de divisão;

tendo cada um dos primeiro e segundo meios acumuladores uma capadidade variável.

ι

2^â. - Sintetizador de frequência, de acordo com a reivindicação 1, caracterizado pelo facto de incluir ainda meios para se obter um valor de compensação para o primeiro e o segundo meios acumuladores.

3^â. - Sintetizador de frequências de acordo com a reivindicação 2, caracterizado pelo facto de os citados meios para proporcionarem um valor de compensação incluirem um meio de memo· rização, tendo esta memória informações de compensação para cada frequência de saída de f desejada.

4^â. - Sintetizador de frequência de acordo com a reivindicação 3, caracterizado pelo facto de o citado meio de memória incluir informações de capacidade para determinar a capacidade dos referidos primeiro e segundos meios acumuladores.

5^â. - Sintetizador de frequências de acordo com a reivindicação 1, caracterizado pelo facto de cada um dos meios acumuladores incluir um primeiro adicionador que tem uma primeira e uma segunda entradas, uma saída da adição e uma saída de transporte, um segundo adicionador que tem uma primeira e uma segunda entradas, uma saída da adição e uma saída de transporte, sendo a saída do primeiro adicionador ligada operacionalmente à pri meira entrada do segundo adicionador, um multiplexador que tem uma primeira e uma segunda entradas ligadas operacionalmente às saídas dos primeiro e segundo adi cionadores, respectivamente, e tem uma saída, e um trinco que tem uma entrada ligada operacionalmente à saída do multiplexador e uma saída ligada operacionalmente à segunda entrada do primeiro adicionador; em que a primeira entrada do primeiro adicionador compreende uma entrada do meio acumulador, a segunda entrada do segundo adicionador compreende uma entrada de capacidade do meio acumulador a saída do multiplexador compreende uma saída do meio acumulador, e as saídas de transporte do primeiro e segando adicio nadores possuem, em cooperação, uma saída de transporte do meio acumulador.

um circuito fechado de sintetizador que inclui um divisor programável, e um conjunto de controlo divisor que proporciona valores de divisor ao divisor programável, em que o meio de controlo divisor proporciona valores variáveis ao divisor programável destinados à divisão fraccionária a fim de produzir uma frequência de saída f desejada e que inclui um primeiro e segundo meios acumuladores;

incluindo o primeiro meio acumulador uma entrada para receber dados, uma primeira saída, para variar o valor de divisão, e uma segunda saída para fornecer dados ao segundo meio acumulador, e incluindo o segundo meio acumulador uma entrada ligada à segunda saída do primeiro meio acumulador e uma saída para variar o valor da divisão; e meios para forecer um. valor de compensação ao primeiro e segundo meios acumuladores.