KR0138024B1

KR0138024B1 - 아이디이 인터페이스 장치

Info

Publication number: KR0138024B1
Application number: KR1019950011843A
Authority: KR
Inventors: 유희상
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1995-05-13
Filing date: 1995-05-13
Publication date: 1998-06-15
Also published as: KR960043534A

Abstract

본 발명은 PLL을 사용한 가변 클럭 발생기에 관한 것으로, 하나의 시스템을 가지고 여러 종류의 응용가능한 디지탈회로를 접속할 수 있고 교체하여 사용할 수 있도록 가변 클럭을 발생하는 가변 클럭 발생기를 제공하기 위하여, 주파수 합성을 위하여 주파수 합성기를 사용하고 입력된 데이타와 카운터를 사용하여 두 데이타를 비교하는 논리 비교기를 사용하여 사용자가 출력의 주기를 입력 데이타를 사용하여 조절할 수 있으며, 주파수합성기의 기준주파수를 변경하므로서 같은 입력 데이타를 가지고도 사용자가 원하는 다양한 주파수 대역을 설정할 수 있는 효과가 있다.

Description

아이디이 인터페이스 장치

제1도는 본 발명에 대한 개략적인 설명도,

제2도는 본 발명에 따른 일실시예의 구성도,

제3도는 제2도의 각 부분에 대한 타이밍도,

제4도는 본 발명에 따른 다른 실시예의 구성도,

제5도는 제5도의 각 부분에 대한 타이밍도.

*도면의 주요 부분에 대한 부호의 설명

21,41:4비트 렌지스터22,42:4비트 카운터

23,43:4분주기24,44:2분주기

25,45:4비트 논리 비교기26,46:출력 제어기

27,47:주파수 합성기

본 발명은 PLL을 사용한 가변 클럭 발생기에 관한 것으로, 특히 PLL(Phase Locked Loop)과 클럭펄스 발생기(Clock Pulse Generator)를 이용한 발명으로서 주문형 반도체기술에서 집적회로내에 통신용 포트를 내장하는 경우에 집적회로 외부시스템에 대하여 원하는 클럭펄스를 공급할 수 있고, 또한 외부시스템의 클럭펄스와 동기화할 수 있는 펄스를 만들 수 있고, 반도체이외의 전자회로 시스템에서도 적용할 수 있는 가변 클럭 발생기에 관한 것이다.

종래의 클럭 발생기는 플립-플롭을 사용한 시프트 레지스터 구조의 분주기이거나 2진 데이타를 이용한 분주기 시스템으로 출력펄스가 입력펄스보다 주파수가 낮은 시스템이었다.

따라서, 종래의 클럭 발생기는 외부 시스템과 접속할때 클럭 발생기의 출력펄스 주기를 변화시킬 수 없거나 입력펄스보다 주파수가 높은 출력펄스를 얻을 수가 없으므로 본체에 대한 주변기기의 다양화가 어려운 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 하나의 시스템을 가지고 여러 종류의 응용가능한 디지탈회로를 접속할 수 있고 교체하여 사용할 수 있도록 가변 클럭을 발생하는 가변 클럭 발생기를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일실시예는, 외부로부터 입력되는 제1 클럭(CP)에 의하여 외부로부터 데이타(D)를 입력받아 저장하는 저장 수단; 외부로부터 제2클럭(CK)을 입력받아 주파수를 합성하여 출력(POUT)하는 주파수 합성 수단; 상기 제1클럭(CP)에 의하여 리셋된 후에 상기 주파수 합성 수단의 출력(POUT)에 의하여 초기치부터 최종값까지 계속 카운트하여 출력하며, 카운트도중 제1분주 클럭을 입력받으면 다시 초기치로부터 카운트하는 카운팅 수단; 상기 저장 수단의 출력과 카운팅 수단의 출력을 입력받아 각각의 비트들을 서로 비교하는 비교 수단; 상기 제1클럭(CP)에 의하여 초기화되고, 상기 비교 수단의 출력신호를 입력받아 상기 주파수 합성 수단의 출력(POUT)에 동기되도록 M(M은 자연수) 분주한 제1분주 클럭을 상기 카운팅 수단으로 출력하는 제1분주 수단; 상기 제1클럭(CP)에 의하여 초기화된 후에 상기 주파수 합성 수단의 출력(POUT)를 입력받아 N(N은 자연수) 분주한 신호를 출력하는 제2분주 수단; 및 상기 저장 수단의 출력과 제1 및 제2분주 수단의 출력을 입력으로 하고, 이네이블 신호(E)를 외부로부터 입력받아 최종 출력을 제어하는 출력 제어 수단을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 다른 실시예는, 외부로부터 입력되는 제1클럭(CP)에 의하여 외부로부터 데이타(D)를 입력받아 저장하는 저장수단; 상기 제1클럭(CP)에 의하여 리셋된 후에 외부로부터 입력되는 제2클럭(CK)에 의하여 초기치부터 최종값까지 계속 카운트하여 출력하며, 카운트도중 제1분주 클럭을 입력받으면 다시 초기치부터 카운트하는 카운팅 수단; 상기 저장 수단의 출력과 카운팅 수단의 출력을 입력받아 각가의 비트들을 서로 비교하는 비교 수단; 상기 제1클럭(CP)에 의하여 초기화되고, 상기 비교 수단(45)의 출력을 입력받아 상기 제2클럭(CK)에 동기되도록 M(M은 자연수) 분주한 제1분주 클럭을 상기 카운팅 수단으로 출력하는 제1분주 수단; 상기 제1클럭(CP)에 의하여 초기화된 후에 상기 제2클럭(CK)를 입력받아 N(N은 자연수) 분주한 신호를 출력하는 제2분주 수단; 상기 저장 수단의 출력에 따라 제1 및 제2분주 수단의 출력중 어느 하나를 출력으로 내보내는 출력 제어 수단; 및 상기 출력 제어 수단의 출력을 입력받아 주파수를 합성하여 외부로부터 입력되는 이네이블 신호(E)에 따라 최종 출력(OUTPOT)을 내보내거나 차단하는 주파수 합성 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 제1도 내지 제3도를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

제1도는 본 발명에 대한 개략적인 설명도로서, 입력 데이타는 임의의 비트수가 될 수 있으며, 본 발명의 일실시예로는 4비트를 이용하였다.

4비트 데이타를 이용하는 가변 클럭 발생기는 입력단자로 D(4비트 데이타), CP(제1클럭), CK(제2클럭), E(이네이블)단자가 있으며, 출력단자로는 OP(출력)단자가 있다. 각 단자에 대한 신호 설명은 다음과 같다.

4비트 입력 데이타로는 사용자에 의하여 십진수 '0'부터 십진수 ;15'까지의 값을 입력할 수 있으며, 제1클럭(CP)은 4비트 입력 데이타를 가변 클럭 발생기로 로드(load)시키는 기능과 가변 클럭 발생기의 리셋에 사용되어진다.

제2클럭(CK)은 PLL의 기준주파수 입력이며 내부의 가변 클럭 발생기에 대한 동작모드 클럭으로 사용되어진다. 이네이블 신호(E)는 가변 클럭 발생기의 출력(OP)를 차단하거나 내보내주는 신호로 사용되어진다. 출력(OP)는 PLL을 사용한 가변 클럭 발생기의 최종 출력이다.

PLL을 사용한 가변 클럭 발생기에서의 입력 데이타(POUT)와 최종 출력에 대한 주파수 관계는 식(1)과 같다.

…………식(1)

여기서, f_op는 PLL을 사용한 가변 클럭 발생기의 최종 출력 주파수

f_pout은 PLL의 출력에 대한 주파수

D는 입력 데이타의 10진값

제2도는 본 발명에 따른 일실시예의 구성도로서, 21은 4비트 레지스터, 22는 4비트 카운터, 23은 4분주기, 24는 2분주기, 25는 4비트 논리 비교기, 26은 출력 제어기, 27은 주파수 합성기를 각각 나타낸다.

그 구체적인 구성 및 동작을 살펴보면, 4비트 레지스터(21)는 외부로부터 입력되는 제1클럭(CP)에 의하여 외부로부터 4비트 입력 데이타(D)를 입력받아 저장하고, 4비트의 출력을 4비트 논리 비교기(25)와 출력 제어기(26)로 출력한다.

4비트 카운터(22)는 제1클럭(CP)에 의하여 리셋된 후 해제되면, 주파수 합성기(27)의 출력(POUT)에 의하여 초기치 '0000'부터 '1111'까지 계속 카운트하여 4비트 논리 비교기(25)로 출력하며, 카운트도중 2분주기(24)로부터의 출력을 입력펄스로 받으면 다시 초기치로부터 카운트한다.

4분주기(23)는 제1클럭(CP)에 의하여 '0'으로 초기화된 후에 주파수 합성기(27)의 출력(POUT)을 입력받아 4분주한 신호를 출력 제어기(26)로 출력한다.

2분주기(24)는 제1클럭(CP)에 의하여 '0'으로 초기화되고, 4비트 논리 비교기(25)의 출력신호를 입력받아 주파수 합성기(27)의 출력(POUT)에 동기되도록 2분주한 신호를 4비트 카운터(22)와 출력 제어기(26)로 출력한다.

4비트 논리 비교기(25)는 4비트 레지스터(21)의 출력과 4비트 카운터(22)의 출력을 입력받아 각각이 비트들을 서로 비교하여 비교되는 값이 같을 경우 출력이 '1'이 된다. 4비트 논리 비교기(25)의 출력은 2분주기(24)의 입력으로 사용되어진다.

출력 제어기(26)는 4비트 레지스터(21)의 출력과 2분주기(24), 4분주기(23)의 출력을 입력으로 하고, 출력 제어기(6)의 출력(OP)을 차단하거나 내보내주는 이네이블 신호(E)를 외부로부터 입력받는다. 4비트 레지스터(21)의 값 4비트가 모두 '0'이면, 4분주기(23)의 출력을 출력 제어기(26)의 출력(OP)으로 하고, 4비트 레지스터(21)의 값 4비트중 한 비트라도 '0'이 아니면, 2분주기(24)의 출력을 출력 제어기(26)의 출력(OP)으로 내보낸다.

주파수 합성기(27)는 제1클럭을 입력받아 주파수를 합성하여 4비트 카운터(22), 4분주기(23) 및 2분주기(24)로 출력한다.

제3도는 제2도의 각 부분에 대한 타이밍도로서, 31은 제2클럭을 4분주한 클럭이고, 32는 제2클럭을 14분주한 클럭을 각각 나타낸다.

본 발명에 따른 다른 실시예를 제4도와 제5도를 참조하여 상세히 설명하면 다음과 같다.

제4도는 본 발명에 따른 다른 실시예의 구성도로서, 41은 4비트 레지스터, 42는 4비트 카운터, 43은 4분주기, 44는 2분주기, 45는 4비트 논리 비교기, 46은 출력 제어기, 47은 주파수 합성기를 각각 나타낸다.

4비트 데이타를 이용하는 가변 클럭 발생기의 입력 클럭과 주파수 합성기로의 입력 펄스와의 주파수 관계는 식(2)과 같다.

…………식(2)

여기서, f_op는 주파수 합성기로의 입력 펄스의 주파수

f_ck는 가변 클럭 발생기의 입력 클럭

D는 입력 데이타의 10진값

그 구체적인 구성 및 동작을 살펴보면, 4비트 레지스터(41)는 외부로부터 입력되는 제1클럭(CP)에 의하여 외부로부터 입력되는 4비트 입력 데이타(D)를 입력받아 저장하고, 4비트의 출력을 4비트 논리 비교기(45)와 출력 제어기(46)로 출력한다.

4비트 카운터(42)는 제1클럭(CP)에 의하여 리셋된 후 해제되면, 제2클럭(CK)에 의하여 초기치 '0000'부터 '1111'까지 계속 카운트하여 4비트 논리 비교기(45)로 출력하며, 카운트도중 2분주기(44)로부터의 출력을 입력펄스로 받으면 다시 초기치부터 카운트한다.

4분주기(43)는 제1클럭(CP)에 의하여 '0'으로 초기화된 후 제2클럭(CK)를 4분주한 신호를 출력 제어기(46)로 출력한다.

2분주기(44)는 제1클럭(CP)에 의하여 '0'으로 초기화되고, 4비트 논리 비교기(45)의 출력을 입력받아 제2클럭(CK)에 동기되도록 2분주한 신호를 4비트 카운터(42)와 출력 제어기(46)로 출력한다.

4비트 논리 비교기(5)는 4비트 레지스터(41)의 출력과 4비트 카운터(42)의 출력을 입력받아 각각의 비트들을 서로 비교하여 비교되는 값이 같을 경우 출력이 '1'이 된다. 4비트논리 비교기(45)의 출력은 2분주기(44)의 입력으로 사용되어진다.

출력 제어기(46)는 4비트 레지스터(41)의 출력과 2분주기(44), 4분주기(43)의 출력을 입력으로 한다. 4비트 레지스터(41)의 값 4비트가 모두 '0'이면 4분주기(43)의 출력을 출력 제어기(46)의 출력(OP)으로 하고, 4비트 레지스터(41)의 값이 4비트중 한 비트라도 '0'이 아니면, 2분주기(44)의 출력을 출력 제어기(46)의 출력(OP)으로 내보낸다.

출력 제어기(46)의 출력은 주파수 합성기(47)의 입력으로 사용되며, 주파수 합성기(47)는 주파수를 합성하여 최종 출력(OUTPUT)을 외부로 출력한다. 이네이블 신호(E)는 최종 출력(OUTPUT)을 내보내거나, 차단하는 역할을 한다.

제5도는 제4도의 각 부분에 대한 타이밍도로서, 51은 제2클럭을 4분주한 클럭이고, 52는 제2클럭을 14분주한 클럭이며, 53은 61을 주파수 합성기 내부의 분주기의 분주비로 다시 분주한 클럭이고 54는 52를 주파수 합성기 내부의 분주기의 분주비로 다시 분주한 클럭이다.

상기와 같은 본 발명은 주파수 합성을 위하여 주파수 합성기를 사용하며, 입력된 데이타와 카운터를 사용하고, 두 데이타를 비교하는 논리비교기를 사용하여 사용자가 출력의 주기를 입력 데이타를 사용하여 조절할 수 있으며, 주파수 합성기의 기준주파수를 변경하므로서 같은 입력 데이타를 가지고도 사용자가 원하는 다양한 주파수 대역을 설정할 수 있는 효과가 있다.

Claims

외부로부터 입력되는 제1클럭(CP)에 의하여 외부로부터 데이타(D)를 입력받아 저장하는 저장 수단; 외부로부터 제2클럭(CK)을 입력받아 주파수를 합성하여 출력(POUT)하는 주파수 합성 수단; 상기 제1클럭(CP)에 의하여 리셋된 후에 상기 주파수 합성 수단의 출력(POUT)에 의하여 초기치부터 최종값까지 계속 카운트하여 출력하며, 카운트 도중 제1분주 클럭을 입력받으면 다시 초기치로부터 카운트하는 카운팅 수단; 상기 저장 수단의 출력과 카운팅 수단의 출력을 입력받아 각각의 비트들을 서로 비교하는 비교 수단; 상기 제1클럭(CP)에 의하여 초기화되고, 상기 비교 수단의 출력신호를 입력받아 상기 주파수 합성 수단의 출력(POUT)에 동기되도록 M(M은 자연수) 분주한 제1분주 클럭을 상기 카운팅 수단으로 출력하는 제1분주 수단; 상기 제1클럭(CP)에 의하여 초기화된 후에 상기 주파수 합성 수단의 출력(POUT)를 입력받아 N(N은 자연수) 분주한 신호를 출력하는 제2분주 수단; 및 상기 저장 수단의 출력과 제1 및 제2분주 수단의 출력을 입력으로 하고, 이네이블 신호(E)를 외부로부터 입력받아 최종 출력을 제어하는 출력 제어수단을 구비하는 것을 특징으로 하는 가변 클럭 발생기
제1항에 있어서, 상기 출력 제어 수단은, 상기 저장 수단의 출력값이 모두 로우(LOW)이면 상기 제2분주 수단의 출력을 외부로 출력하고, 상기 저장 수단의 출력값중 한 비트라도 로우가 아니면 상기 제1분주 수단의 출력을 외부로 출력하는 것을 특징으로 하는 가변 클럭 발생기.
제1항에 있어서, 상기 최종 출력은, 입력 데이타의 십진값에 2를 더하여 두배한 값으로 상기 주파수 합성 수단의 출력을 나눈 것임을 특징으로 하는 가변 클럭 발생기.
외부로부터 입력되는 제1클럭(CP)에 의하여 외부로부터 데이타(D)를 입력받아 저장하는 저장 수단; 상기 제1클럭(CP)에 의하여 리셋된 후에 외부로부터 입력되는 제2클럭(CK)에 의하여 초기치부터 최종값까지 계속 카운트하여 출력하며, 카운트도중 제1분주 클럭을 입력받으면 다시 초기치부터 카운트하는 카운팅 수단; 상기 저장 수단의 출력과 카운팅 수단의 출력을 입력받아 각각의 비트들을 서로 비교하는 비교 수단; 상기 제1클럭(CP)에 의하여 초기화되고, 상기 비교 수단(45)의 출력을 입력받아 상기 제2클럭(CK)에 동기되도록 M(M은 자연수) 분주한 제1분주 클럭을 상기 카운팅 수단으로 출력하는 제1분주 수단; 상기 제1클럭(CP)에 의하여 초기화된 후에 상기 제2클럭(CK)를 입력받아 N(N은 자연수) 분주한 신호를 출력하는 제2분주 수단; 상기 저장 수단의 출력에 따라 제1 및 제2분주 수단의 출력중 어느 하나를 출력으로 내보내는 출력 제어 수단; 및 상기 출력 제어 수단의 출력을 입력받아 주파수를 합성하여 외부로부터 입력되는 이네이블 신호(E)에 따라 최종 출력(OUTPUT)을 내보내거나 차단하는 주파수 합성 수단을 구비하는 것을 특징으로 하는 가변 클럭 발생기.
제4항에 있어서, 상기 출력 제어 수단은, 상기 저장 수단의 출력값이 모두 로우(LOW)이면 상기 제2분주 수단의 출력을 외부로 출력하고, 상기 저장 수단의 출력값중 한 비트라도 로우가 아니면 상기 제1분주 수단의 출력을 외부로 출력하는 것을 특징으로 하는 가변 클럭 발생기.
제4항에 있어서, 상기 최종 출력은 입력 데이타의 십진값에 2를 더하여 두배한 값으로 상기 제2클럭을 나눈 것임을 특징으로 하는 가변 클럭 발생기.