DE102006028966A1

DE102006028966A1 - Phasenregelkreisschaltung, Verfahren zum Verriegeln der Phase, Speicherbauelement und Speichersystem

Info

Publication number: DE102006028966A1
Application number: DE200610028966
Authority: DE
Inventors: Moon-Sook Park; Kyu-hyoun Suwon Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-06-21
Filing date: 2006-06-16
Publication date: 2007-02-15
Anticipated expiration: 2026-06-17
Also published as: DE102006028966B4; JP2007006492A; JP5042538B2

Abstract

Die Erfindung bezieht sich auf eine Phasenregelkreisschaltung, auf ein Verfahren zum Verriegeln der Phase, ein Speicherbauelement und ein Speichersystem. DOLLAR A Die Phasenregelkreisschaltung umfasst umfasst einen Phasendetektor (10), der ein externes Taktsignal (ECLK) und ein zurückgekoppeltes Taktsignal (DCLK) empfängt und ein Aufwärtssignal (UP) ausgibt, wenn eine Phase des externen Taktsignals (ECLK) einer Phase des zurückgekoppelten Taktsignals (DCLK) vorauseilt, und ein Abwärtssignal (DN) ausgibt, wenn die Phase des externen Taktsignals (ECLK) der Phase des zurückgekoppelten Taktsignals (DCLK) nacheilt, einen Schleifenfilterschaltkreis (14), der eine Steuerspannung (Vc) in Abhängigkeit von dem Aufwärtssignal (UP) erhöht und die Steuerspannung (Vc) in Abhängigkeit von dem Abwärtssignal (DN) erniedrigt, und einen spannungsgesteuerten Oszillatorschaltkreis (16'), der die Steuerspannung (Vc) empfängt und direkt mindestens n interne Taktsignale (ICLK1 bis ICLKn) erzeugt, wobei n eine ganze Zahl >= 4 ist. DOLLAR A Verwendung beispielsweise in der Telekommunikation.

Description

Die Erfindung bezieht sich auf eine Phasenregelkreisschaltung, auf ein Verfahren zum Verriegeln der Phase, ein Speicherbauelement und ein Speichersystem.
1A zeigt einen herkömmlichen Phasenregelkreis, der einen Phasenfrequenzdetektor (PFD) 10, eine Ladungspumpe (CP) 12, einen Schleifenfilter (LF) 14, einen spannungsgesteuerten Oszillator (VCO) 16, einen oder mehrere Teiler 18-1, 18-2 und/oder einen oder mehrere Teiler 20 umfassen kann.
Der Phasenfrequenzdetektor (PFD) 10 kann ein externes Taktsignal ECLK empfangen und ein UP- oder DN-Signal in Abhängigkeit von einer Phasendifferenz zwischen dem externen Taktsignal ECLK und einem zurückgekoppelten Taktsignal DCLK erzeugen. Wenn die Phase des externen Eingangssignals ECLK der Phase des zurückgekoppelten Taktsignals DCLK vorauseilt, wird das UP-Signal aktiviert. Wenn die Phase des Signals ECLK der Phase des Signals DCLK nacheilt, wird das DN-Signal aktiviert.
Die Ladungspumpe (CP) 12 und/oder der Schleifenfilter (LF) 14 können den Pegel einer Steuerspannung (Vc) in Abhängigkeit von dem aktivierten UP-Signal erhöhen und können den Pegel der Steuerspannung Vc in Abhängigkeit von dem aktivierten DN-Signal reduzieren.
Wenn beispielsweise die Frequenz des externen Taktsignals ECLK 1 GHz beträgt, kann ein herkömmlicher spannungsgesteuerter Oszillator (VCO) 16 zwei Taktsignale CLK und CLKB jeweils mit einer Frequenz von 4GHZ erzeugen, um einen oder mehrere endgültige interne Takte mit einer Frequenz von 2 GHz zu erhalten. Der Teiler 18-1 kann das Taktsignal CLK teilen, um zwei Taktsignale ICLK0 und ICLK180 jeweils mit einer Frequenz von 2 GHz zu erzeugen. Der Teiler 18-2 kann das invertierte Taktsignal CLKB teilen, um zwei Taktsignale ICLK90 und ICLK270 jeweils mit einer Frequenz von 2 GHz zu erzeugen.
Der Teiler 20 kann eines der Taktsignale ICLK0, ICLK180, ICLK90 und ICLK270 empfangen und ein geteiltes Taktsignal DCLK mit einer Frequenz von 1 GHz ausgeben, die gleich der Frequenz des Signals ECLK ist.
D.h., dass der Teiler 20 zum Erzeugen der endgültigen internen Taktsignale ICLK0, ICLK180, ICLK90 und ICLK270 mit einer jeweiligen Frequenz größer als die des Signals ECLK notwendig ist. In anderen Worten sind die Frequenzen der endgültigen internen Takte ICLK0~ICLK270 gleich der Frequenz des externen Eingangstakts ECLK, wenn eine PLL den Teiler 20 nicht umfasst. Die jeweilige Frequenz der Signale CLK und CLKB muss jedoch viermal höher sein als die des Signals ECLK, um die endgültigen internen Takte ICLK0~ICLK270 mit einer Frequenz zu erzeugen, die doppelt so groß ist wie die des Signals ECLK.
Als Folge hiervon ist ein Problem herkömmlicher Phasenregelkreise, dass höherfrequente interne Taktsignale (beispielsweise 4 GHz oder höher) nur schwierig durch einen VCO erzeugt werden können, wenn eine Versorgungsspannung VCC niedrig ist (beispielsweise niedriger als 2VDD oder niedriger als 1.8V). Weiterhin können herkömmliche Phasenregelkreise eine größere Chipfläche als Folge der Anzahl von Teilern aufweisen.
1B zeigt einen weiteren herkömmlichen Phasenregelkreis. Der herkömmliche Phasenregelkreis von 1B umfasst einige identische Elemente wie der in 1A gezeigte Phasenregelkreis. Zusätzlich zu dem einen oder den mehreren Teilern 18-1 und 18-2 und dem einen oder den mehreren Teilern 20, kann der herkömmliche Phasenregelkreis von 1B weiterhin einen oder mehrere Teiler 18-3, 18-4, 18-5 und 18-6 aufweisen. Wie gezeigt, ist die jeweilige Frequenz der Signale CLK und CLKB achtmal größer als die des Signals ECLK, während die jeweilige Frequenz der Signale iCLK0~iCLK270 viermal größer ist als die des Signals ECLK. Weiterhin ist die jeweilige Frequenz der Signale ICLK0~IXLK315 zweimal größer als diejenige des Signals ECLK.
Beispielsweise beträgt die Frequenz der Signale CLK und CLKB 8 GHz, die Frequenz der Signale iCLK0~iCLK270 4 GHz und die Frequenz der Signale ICLK0~ICLK315 2 GHz, wenn die Frequenz des Signals ECLK 1 GHz beträgt. Bei niedrigen Versorgungsspannungen, beispielsweise weniger als 2VDD, kann einherkömmlicher VCO 16 die Ausgangstakte CLK und CLKB mit einer Frequenz von 8 GHz nicht erzeugen.
2 zeigt einen herkömmlichen spannungsgesteuerten Oszillator, beispielsweise den VCO 16 von 1A oder 1B. Der herkömmliche spannungsgesteuerte Oszillator kann einen ersten Ringoszillator 16-1 mit einem oder mehreren Invertern I1, I2 und I3 in Schleifenkonfiguration, einen zweiten Ringoszillator 16-2 mit einem oder mehreren Invertern I4, I5 und I6 in einer Schleifenkonfiguration (beispielsweise in einer identischen Konfiguration wie der erste Ringoszillator 16-1) und einen Zwischenspeicherschaltkreis 16-3 zum Zwischenspeichern der Signale CLK und CLKB umfassen, der einen oder mehrere Inverter I7 und I8 umfasst.
Die Frequenz des Ausgangstakts CLK/CLKB kann in Abhängigkeit von einem Pegel der Spannung Vc gesteuert werden. Wenn der Pegel von Vc erhöht wird, kann die Frequenz des Ausgangstakts CLK/CLKB erhöht werden. Wenn der Pegel von Vc erniedrigt wird, kann die Frequenz des Ausgangstakts CLK/CLKB erniedrigt werden. Ein Problem kann sein, dass die Spannung Vc einen zu niedrigen Pegel aufweist (wenn sie durch eine Versorgung mit niedrigem Pegel zur Verfügung gestellt wird), so dass die hochfrequenten Ausgangstaktsignale CLK/CLKB (beispielsweise mit 4 GHz oder mehr) nicht erzeugt werden können.
3A zeigt ein Zeitablaufdiagramm eines beispielhaften Betriebs eines herkömmlichen Phasenregelkreises, beispielsweise des herkömmlichen Phasenregelkreises von 1A.
Der spannungsgesteuerte Oszillator 16 kann die beiden Taktsignale CLK und CLKB mit einer Phasendifferenz von 180° erzeugen, die eine viermal größere Frequenz als die des Signals ECLK aufweisen. Die jeweilige Frequenz der Signale ICLK0~ICLK270 kann zweimal größer sein als die des Signals ECLK.
3A zeigt, dass der interne Takt ICLK0 mit dem externen Takt ECLK verriegelt ist. Wenn eine Versorgungsspannung einen höheren Pegel aufweist, können alle oben genannten, internen Taktsignale normal erzeugt werden. Wenn jedoch eine Versorgungsspannung einen niedrigeren Pegel aufweist, ist es nicht möglich, das Zeitablaufdiagramm von 3A zu erzeugen.
3B zeigt ein Zeitablaufdiagramm eines beispielhaften Betriebs eines herkömmlichen Phasenregelkreises, beispielsweise des herkömmlichen Phasenregelkreises von 1B.
Der spannungsgesteuerte Oszillator 16 kann die beiden Taktsignale CLK und CLKB mit einer Phasendifferenz von 180° erzeugen, die jeweils eine Frequenz aufweisen, die achtmal so groß ist wie die des Signals ECLK. Die jeweilige Frequenz der Signale iCLK0~iCLK270 kann viermal so groß sein wie die des Signals ECLK. Die jeweilige Frequenz der Signale ICLK~ICLK315 kann zweimal so groß sein wie die des Signals ECLK.
3B zeigt, dass der interne Takt ICLK0 mit dem externen Takt ECLK verriegelt ist. Wenn eine Versorgungsspannung einen höheren Pegel aufweist, können alle oben genannten, internen Taktsignale normal erzeugt werden. Wenn jedoch eine Versorgungsspannung einen niedrigeren Pegel aufweist, ist es unmöglich, wie oben ausgeführt, das Zeitablaufdiagramm von 3B zu erzeugen.
Der Erfindung liegt die Aufgabe zugrunde, eine Phasenregelkreisschaltung, ein Verfahren zum Verriegeln der Phase, ein Speicherbauelement und ein Speichersystem zur Verfügung zu stellen, die einen stabilen Betrieb über einen großen Versorgungsspannungsbereich sicherstellen.
Die Erfindung löst dieses Problem durch eine Phasenregelkreisschaltung mit den Merkmalen des Anspruchs 1 oder 26, ein Verfahren zum Verriegeln der Phase mit den Merkmalen des Anspruchs 27 oder 28, ein Speicherbauelement mit den Merkmalen des Anspruchs 29 und ein Speichersystem mit den Merkmalen des Anspruchs 31.
Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche, deren Wortlaut hiermit durch Bezugnahme in die Be schreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Speicherbauelemente und Verfahren zum Schreiben und Lesen von Daten aus einem Speicherzellenfeld, die mindestens vier Schleifen umfassen und mehrere interne Taktsignale erzeugen.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Speichersysteme und Verfahren zum Schreiben von Daten in und Lesen von Daten aus einem Speicher, der eine Anzahl von Speicherbauelementen enthält, die mindestens vier Schleifen aufweisen und mehrere interne Taktsignale erzeugen.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Phasenregelkreisschaltungen, Speicherbauelemente und Speichersysteme, welche einen spannungsgesteuerten Oszillatorschaltkreis mit einem Hyper-Ringoszillator beinhalten.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Phasenregelkreisschaltungen, Speicherbauelemente und Speichersysteme, bei welchen ein spannungsgesteuerter Oszillatorschaltkreis ein oder mehrere Schleifenschaltkreise aufweist.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Phasenregelkreisschaltungen, Speicherbauelemente und Speichersysteme, welche eine verringerte Anzahl von Teilern oder keine Teiler aufweisen.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Phasenregelkreisschaltungen, Speicherbauelemente und Speichersys teme, welche eine verringerte Chipfläche aufweisen, da weniger Teiler oder keine Teiler benötigt werden.
Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen Phasenregelkreisschaltungen, Verfahren zum Verriegeln der Phase eines zurückgekoppelten Taktsignals mit einem externen Taktsignal, Speicherbauelemente, Verfahren zum Schreiben von Daten in und zum Lesen von Daten aus einem Speicherzellenfeld, Speichersysteme und Verfahren zum Schreiben von Daten in und Lesen von Daten aus einem Speicher, der eine Anzahl von Speicherbauelementen umfasst, welche höherfrequente interne Taktsignale (beispielsweise 2 GHz und mehr) erzeugen können, obgleich eine Versorgungsspannung VDD vergleichsweise niedrig ist (beispielsweise kleiner als 2V).
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung ist der Schleifenfilterschaltkreis als ein digitaler Schleifenfilterschaltkreis ausgebildet.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Schreiben von Daten in und Lesen von Daten aus einem Speichenzellenfeld die Schritte: Empfangen eines externen Taktsignals und eines zurückgekoppelten Taktsignals, direktes Erzeugen von mindestens n (wobei n eine ganze Zahl ≥ 4 ist) internen Taktsignalen als Antwort auf ein externes Taktsignal und das zurückgekoppelte Signal, Erzeugen von p Steuersignalen (wobei p eine ganze Zahl ≥ 3 ist) als Antwort auf die mindestens n internen Taktsignale, Empfangen eines seriellen Bitstroms und Umwandeln des seriellen Bitstroms in einen parallelen Bitstrom, der als Antwort auf jedes der p Steuersignale in das Speicherzellenfeld geschrieben werden kann, und Empfangen von einem parallelen Bitstrom aus dem Speicherzellenfeld und Umwandeln des parallelen Bitstroms in einen seriellen Bitstrom als Antwort auf jedes der p Steuersignale.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung umfasst ein Speichersystem einen Speicher mit einer Anzahl von Speicherbauelementen, wobei jedes Speicherbauelement ein Speicherzellenfeld und einen Phasenregelschaltkreis umfasst, welcher ein externes Taktsignal und ein zurückgekoppeltes Signal empfängt und mindestens n (wobei n ein ganze Zahl ≥ 4 ist) interne Taktsignale direkt erzeugt, einen Steuersignalgeneratorschaltkreis zum Empfangen der mindestens n internen Taktsignale und Erzeugen von p Steuersignalen (wobei p eine ganze Zahl ≥ 3 ist), mindestens einen Seriell-Parallel-Wandler zum Empfangen eines seriellen Bitstromes von m Bits (wobei m eine ganze Zahl ≥ 1 ist) und Umwandeln des seriellen Bitstroms von m Bits in einen parallelen Bitstrom, der als Antwort auf jedes der p Steuersignale in ein Speicherzellenfeld schreibbar ist, mindestens einen Parallel-Seriell-Wandler zum Empfangen eines parallelen Bitstromes aus einem Speicherzellenfeld und Umwandeln des parallelen Bitstroms in einen seriellen Bitstrom als Antwort auf jedes der p Steuersignale und eine Speichersteuereinheit, die das externe Taktsignal für den Phasenregelkreis eines jeweiligen Speicherbauelements derart bereitstellt, dass der Phasenregelkreis die mindestens n internen Taktsignale, die an dem Steuersignalgeneratorschaltkreis anliegen, erzeugen kann, und die ein Befehlsignal und ein Adresssignal bereitstellt, um den parallelen Bitstrom aus einem beliebigen der Anzahl von Speicherbauelementen zu lesen und den seriellen Bitstrom in ein beliebiges der Anzahl von Speicherbauelementen zu schreiben.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Schreiben von Daten in und zum Lesen von Daten aus einem Speicher mit einer Anzahl von Speicherbauelementen die Schritte: Bereitstellen eines externen Taktsignals für ein jeweiliges Speicherbauelement aus einer Anzahl von Speicherbauelementen, direktes Erzeugen von mindestens n (wobei n eine ganze Zahl ≥ 4 ist) internen Taktsignalen aus dem externen Taktsignal, Erzeugen von p Steuersignalen (wobei p eine ganze Zahl ≥ 3 ist) als Antwort auf die mindestens n internen Taktsignale, Empfangen eines seriellen Datenstroms und Umwandeln des seriellen Datenstroms in einen parallelen Datenstrom, welcher als Antwort auf jedes der p Steuersignale in ein beliebiges Speicherbauelement aus der Anzahl von Speicherbauelementen geschrieben werden kann, Bereitstellen eines Schreibbefehlssignals und eines Adresssignals, um den parallelen Datenstrom in mindestens eines aus der Anzahl von Speicherbauelementen zu schreiben, Bereitstellen eines Lesebefehlssignals und eines Adresssignals, um einen parallelen Datenstrom aus mindestens einem aus der Anzahl von Speicherbauelementen zu lesen, Empfangen des parallelen Datenstroms aus einem beliebigen aus der Anzahl von Speicherbauelementen und Umwandeln des parallelen Datenstroms in einen seriellen Datenstrom als Antwort auf jedes der p Steuersignale.
Vorteilhafte Ausführungsformen der Erfindung, die nachfolgend detailliert beschrieben sind, und auch die oben zur Erleichterung des Verständnisses der Erfindung erörterten herkömmlichen Ausführungsformen sind in den Zeichnungen dargestellt. Hierbei zeigt:
1A einen herkömmlichen Phasenregelkreis bzw. eine herkömmliche Phasenregelschleife,
1B einen weiteren herkömmlichen Phasenregelkreis,
2 einen herkömmlichen spannungsgesteuerten Oszillator,
3A ein Zeitablaufdiagramm, das einen beispielhaften Betrieb eines herkömmlichen Phasenregelkreises veranschaulicht,
3B ein Zeitablaufdiagramm, das einen beispielhaften Betrieb eines weiteren herkömmlichen Phasenregelkreises veranschaulicht,
4 einen Phasenregelkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
5A einen spannungsgesteuerten Oszillator gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
5B ein beispielhaftes Äquivalenzdiagramm des spannungsgesteuerten Oszillators von 5A,
6A einen spannungsgesteuerten Oszillator gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
6B eine weitere Darstellung des spannungsgesteuerten Oszillators von 6A,
6C ein beispielhaftes Äquivalenzdiagramm des spannungsgesteuerten Oszillators von 6A,
7 ein Zeitablaufdiagramm des Betriebs des Phasenregelkreises von 6A gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
8A einen spannungsgesteuerten Oszillator gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
8B ein beispielhaftes Äquivalenzdiagramm des spannungsgesteuerten Oszillators von 8A,
9 ein Zeitablaufdiagramm des Betriebs des spannungsgesteuerten Oszillators von 8A gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
10 ein beispielhaftes Äquivalenzdiagramm eines spannungsgesteuerten Oszillators gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
11 ein Zeitablaufdiagramm des Betriebs des spannungsgesteuerten Oszillators von 10 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
12 ein beispielhaftes Äquivalenzdiagramm eines spannungsgesteuerten Oszillators gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
13 ein Zeitablaufdiagramm des Betriebs des spannungsgesteuerten Oszillators von 12 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
14A einen Phasendetektor gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
14B einen Phasendetektor gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
14C ein Zeitablaufdiagramm des Betriebs des Phasendetektors von 14B gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
15A eine Ladungspumpe und ein Schleifenfilter gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
15B ein Zeitablaufdiagramm des Betriebs der Ladungspumpe und des Schleifenfilters von 15A gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
15C ein Zeitablaufdiagramm des Betriebs der Ladungspumpe und des Schleifenfilters von 15A gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
16A einen Teiler gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
16B einen Teiler gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
17 einen Phasenregelkreis gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
18 einen Phasenregelkreis gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung,
19 einen Digital-Analog-Wandler und ein Schleifenfilter gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
20 eine Simulation eines Frequenzverhaltens eines spannungsgesteuerten Oszillators gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung im Vergleich zu einem Frequenzverhalten eines herkömmlichen spannungsgesteuerten Oszillators,
21 ein Speichersystem mit einem Phasenregelkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung und
22 ein Speicherbauelement mit einem Phasenregelkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
Es versteht sich, dass wenn ein Element als mit einem anderen Element „verbunden" oder „gekoppelt" bezeichnet wird, es unmittelbar bzw. direkt mit dem anderen Element verbunden bzw. gekoppelt sein kann oder dass dazwischen liegende Elemente vorhanden sein können. Im Unterschied dazu sind, wenn ein Element als „direkt verbunden" oder „direkt gekoppelt" bezeichnet wird, keine dazwischen liegenden Elemente vorhanden. Andere Ausdrücke, die dazu verwendet werden Verbindung zwischen Elementen auszudrücken, sind in einer entsprechenden Art und Weise aufzufassen (d.h. „zwischen" im Unterschied zu „unmittelbar zwischen", „benachbart" im Unterschied zu "unmittelbar benachbart" usw.).
4 veranschaulicht einen Phasenregelkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, der einen Phasen-Frequenz-Detektor (PFD) 10, eine Ladungspumpe (CP) 12, ein Schleifenfilter (LF) 14, einen spannungsgesteuerten Oszillator (VCO) 16' und/oder einen oder mehrere Teiler 20 umfasst. Der VCO 16' kann unmittelbar eine Anzahl von höherfrequenten (zum Beispiel 2 GHz und mehr) internen Taktsignalen ICLK1~ICLKn erzeugen, die den internen Taktsignalen ICLK0~ICLK270 von 1A entsprechend, obgleich eine Versorgungsspannung VDD vergleichsweise gering ist (zum Beispiel kleiner als 2V). In einer beispielhaften Ausführungsform kann der VCO 16' zusammen mit einem Hyper-Ringoszillator ausgebildet sein, welcher unmittelbar oder direkt eine Anzahl von internen Taktsignalen erzeugen kann (zum Beispiel vier Taktsignale oder mehr), die eine regelmäßige Phasendifferenz aufweisen. Des Weiteren kann ein VCO, beispielsweise VCO 16', gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung eine verringerte Chipfläche aufweisen, da keine Teiler, zum Beispiel die Teiler 18-1, 18-2 und/oder 20, benötigt werden.
5A veranschaulicht einen spannungsgesteuerten Oszillator gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, der eine Anzahl von Invertern I1 bis I6 umfasst. In einer beispielhaften Ausführungsform umfasst ein erster Schleifenschaltkreis die Inverter I4, I5, I2 und I3, ein zweiter Schleifenschaltkreis umfasst die Inverter I1, I2 und I3 und ein dritter Schleifenschaltkreis umfasst die Inverter I4, I6 und I3. Ein Takt ICLK0 kann durch eine Phasenkombination oder eine phasenrichtige Addition der von I1 und I5 erzeugten Taktsignale erzeugt werden. Jedes Taktsignal ICLK90, ICLK180, ICLK270 kann nach ähnlichen Prinzipien, wie dem einer phasenrichtigen Addition, erzeugt werden. In einer beispielhaften Ausführungsform kann die Phase an einem Knoten D der Phase an einem Knoten A um 90° vorauseilen. Die Phase des Knotens C kann der Phase des Knotens D um 90° vorauseilen. Die Phasen eines jeweiligen Knotens kann auf entsprechende Weise bestimmt werden, so dass die Knoten gleichmäßig hinsichtlich ihrer Phasenlage beabstandet sind.
5B zeigt ein Äquivalenzdiagramm (equivalent Diagramm) des spannungsgesteuerten Oszillators von 5A, welches die Anzahl von Invertern I1 bis I6 und der Takte ICLK0, ICLK90, ICLK180 und ICLK270 darstellt bzw. veranschaulicht. In der beispielhaften Ausführungsform der 5A und 5B empfängt jeder der Knoten A und B zwei Eingangssignale (I1, I5/I2, I6) und gibt ein Ausgangssignal (I2/I3) aus, wäh rend jeder der Knoten C und D ein Eingangssignal (I3/I4) empfängt und zwei Ausgangssignale (I1, I4/I5, I6) ausgibt.
6A zeigt einen spannungsgesteuerten Oszillator gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, der eine Anzahl von Invertern I1 bis I8 umfasst. In einer beispielhaften Ausführungsform umfasst ein erster Schleifenschaltkreis die Inverter I1, I2, I3 und I4, ein zweiter Schleifenschaltkreis umfasst die Inverter I1, I2 und I8, ein dritter Schleifenschaltkreis umfasst die Inverter I3, I4 und I7, ein vierter Schleifenschaltkreis umfasst die Inverter I2, I3 und I6, ein fünfter Schleifenschaltkreis umfasst die Inverter I7 und I8, ein sechster Schleifenschaltkreis umfasst die Inverter I5 und I6 und ein siebter Schleifenschaltkreis umfasst die Inverter I1, I5 und I4.
6B zeigt eine Alternative zu 6A und 6C zeigt ein Äquivalenzdiagramm des spannungsgesteuerten Oszillators von 6A, das die Anzahl von Invertern I1 bis I8 und die Taktsignale ICLK0, ICLK90, ICLK180 und ICLK270 veranschaulicht. In der beispielhaften Ausführungsform der 6A und 6B empfängt jeder Knoten A, B, C und D zwei Eingangssignale (I1, I6/I2, I7/I3, I5/I4, I8) und gibt ein Ausgangssignal (I2/I3/I4/I1) aus.
7 zeigt ein Zeitablaufdiagramm, das den Betrieb des Phasenregelkreises von 6A gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht. Wie abgebildet, ist die Frequenz von allen internen Taktsignalen ICLK0~ICLK270 zweifach größer als die des externen Taktsignals ECLK. Demzufolge kann der Phasenregelkreis von 6A eine Anzahl von internen Taktsignalen (zum Beispiel vier oder mehr) mit einer hohen Frequenz (zum Beispiel 2 GHz oder mehr) erzeugen, die den internen Taktsignalen ICLK0~ICLK270 von 1A entsprechen, ohne dass Teiler benötigt werden, selbst wenn die Versorgungsspannung VDD niedrig ist (zum Beispiel weniger als 2V).
8A veranschaulicht einen spannungsgesteuerten Oszillator gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung, der eine Anzahl von Invertern I1 bis I10 umfasst. Die Taktsignale ICLK0, ICLK72, ICLK144, ICLK216 und ICLK288 können mittels eines Prinzips wie der phasenrichtigen Addition oder der Phasenkombination erzeugt werden. In einer beispielhaften Ausführungsform können sich die Phasen der Knoten A–E um 72° unterscheiden.
Die 8B zeigt ein beispielhaftes Äquivalenzdiagramm des spannungsgesteuerten Oszillators von 8A, das die Anzahl der Inverter I1 bis I10 und die Taktsignale ICLK0, ICLK72, ICLK144, ICLK216 und ICLK288 veranschaulicht. In der beispielhaften Ausführungsform der 8A und 8B empfängt jeder Knoten A–E zwei Eingangssignale (I2, I6/I1, I10/I5, I9/I4, I7/I3, I8) und gibt zwei Ausgangssignale (I3, I7/I2, I6/I1, I6/I5, I10/I4, I9) aus.
9 zeigt ein Zeitablaufdiagramm eines Betriebs des Phasenregelkreises von 8A gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Wie dargestellt, ist die Frequenz von allen fünf internen Taktsignalen ICLK0, ICLK72, ICLK144, ICLK216 und ICLK288 doppelt so groß wie die des externen Taktsignals ECLK. Demzufolge kann der Phasenregelkreis von 8A eine Anzahl von internen Taktsignalen (zum Beispiel vier und mehr) mit einer hohen Frequenz (zum Beispiel 2 GHz und mehr) erzeugen, ohne dass Teiler benötigt werden, selbst wenn die Versorgungsspannung VDD niedrig ist (zum Beispiel weniger als 2V).
10 zeigt ein beispielhaftes Äquivalenzdiagramm eines spannungsgesteuerten Oszillators gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung, das eine Anzahl von Invertern, Knoten A–F und Taktsignale CLK0, CLK60, CLK120, CLK180, CLK240 und CLK300 veranschaulicht. In einer beispielhaften Ausführungsform können sich die Phasen der Knoten A–F um 60° unterscheiden. In der beispielhaften Ausführungsform der 10 empfängt jeder der Knoten A–F drei Eingangssignale und gibt zwei Ausgangssignale aus.
11 zeigt ein Zeitablaufdiagramm eines Betriebs des spannungsgesteuerten Oszillators von 10 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Die Taktsignale CLK0, CLK60, CLK120, CLK180, CLK240 und CLK300 können mittels eines Prinzips wie der phasenrichtigen Additon bzw. der Phasenkombination erzeugt werden. Wie veranschaulicht, ist die Frequenz der sechs internen Taktsignale CLK0, CLK60, CLK120, CLK180, CLK240 und CLK300 doppelt so groß wie die des externen Taktsignals ECLK. Demzufolge kann der spannungsgesteuerte Oszillator von 10 eine Anzahl von internen Taktsignalen (zum Beispiel vier und mehr) mit hoher Frequenz (zum Beispiel 2 GHz und mehr) ohne Verwendung von Teilern erzeugen, selbst wenn die Versorgungsspannung VDD niedrig ist (zum Beispiel kleiner als 2V).
12 zeigt ein beispielhaftes Äquivalenzdiagramm eines spannungsgesteuerten Oszillators gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung, das eine Anzahl von Invertern, Knoten A–H und Taktsignale CLK0, CLK45, CLK70, CLK135, CLK180, CLK225, CLK270 und CLK315 darstellt. In einer beispielhaften Ausführungsform können sich die Phasen der Knoten A–F um 45° unterscheiden. In der beispielhaften Ausführungsform von 12 empfängt jeder der Knoten A–H vier Eingangssignale und gibt drei Ausgangssignale aus.
13 zeigt ein Zeitablaufdiagramm, das einen Betrieb des spannungsgesteuerten Oszillators von 12 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Takt signale CLK0, CLK45, CLK70, CLK135, CLK180, CLK225, CLK270 und CLK315 können mittels eines Prinzips wie der phasenrichtigen Addition erzeugt werden. Wie dargestellt, ist die Frequenz der acht internen Taktsignale CLK0, CLK45, CLK70, CLK135, CLK180, CLK225, CLK270 und CLK315 doppelt so groß wie die des externen Taktsignals ECLK. Demzufolge kann der spannungsgesteuerte Oszillator von 12 eine Anzahl von internen Taktsignalen (zum Beispiel vier und mehr) mit hoher Frequenz (zum Beispiel 2 GHz und mehr) ohne Verwendung von Teilern erzeugen, selbst wenn die Versorgungsspannung VDD niedrig ist (zum Beispiel kleiner als 2V).
Wie in den 4–13 dargestellt, kann ein VCO, und demzufolge ein Phasenregelkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung n interne Taktsignale erzeugen, wobei n eine ganze Zahl ist. Wie oben beschrieben, können die internen Taktsignale durch eine beliebige Technik, zum Beispiel die phasenrichtige Addition bzw. die Phasenkombination, erzeugt werden. Ferner können, wie oben ausgeführt, die internen Taktsignale je nach Anforderung gleichmäßig oder ungleichmäßig hinsichtlich ihrer Phasenlage verteilt werden.
Wie oben ausgeführt, kann gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung die Phasenregelkreisschaltung einen spannungsgesteuerten Oszillatorschaltkreis umfassen, welcher eine Steuerspannung empfängt und unmittelbar bzw. direkt mindestens n (wobei n eine Ganze Zahl ≥ 4 ist) interne Taktsignale erzeugt. In anderen beispielhaften Ausführungsformen der vorliegenden Erfindung kann der spannungsgesteuerte Oszillatorschaltkreis einen Hyper-Ringoszillator umfassen.
In anderen beispielhaften Ausführungsformen der vorliegenden Erfindung erzeugt der spannungsgesteuerte Oszillatorschaltkreis n interne Taktsignale mit einer Frequenz, die eine Vielfache einer Frequenz eines externen Taktsignals ist, wobei mindestens eines der n internen Taktsignale zum Erzeugen eines zurückgekoppelten Taktsignals verwendet wird. In anderen beispielhaften Ausführungsformen der vorliegenden Erfindung beträgt die Vielfache vier, acht oder 16.
In beispielhaften Ausführungsformen der vorliegenden Erfindung ist der Schleifenfilterschaltkreis als Tiefpassfilter ausgeführt.
In weiteren beispielhafter Ausführungsform der vorliegenden Erfindung enthält der spannungsgesteuerte Oszillatorschaltkreis, der die n internen Taktsignale erzeugt, n Knoten und erzeugt mindestens zwei der n internen Taktsignale durch phasenrichtige Addition bzw. Phasenkombination.
In weiteren beispielhaften Ausführungsformen der vorliegenden Erfindung empfangen zwei Knoten des spannungesteuerten Oszillatorschaltkreises n/2 Eingangssignale und zwei Knoten des spannungsgesteuerten Oszillatorschaltkreises empfangen (n/2) – 1 Eingangssignale, wenn n = 4 ist. In weiteren beispielhaften Ausführungsformen der vorliegenden Erfindung empfängt jeder der Knoten des spannungsgesteuerten Oszillatorschaltkreises n/2 Eingangssignale, wenn n eine gerade Zahl größer als 4 ist. In weiteren beispielhaften Ausführungsformen der vorliegenden Erfindung empfängt jeder Knoten des spannungsgesteuerten Oszillatorschaltkreises (n – 1)/2 Eingangssignale, wenn n eine ungerade Zahl größer als 4 ist. In weiteren beispielhaften Ausführungsformen der vorliegenden Erfindung umfasst der Hyper-Ringoszillator n·(n/2) Inverter, wenn n eine gerade Zahl größer als 4 ist. In weiteren beispielhaften Ausführungsformen der vorliegenden Erfindung umfasst der Hyper-Ringoszillator n·((n – 1)/2) Inverter, wenn n eine ungerade Zahl größer als 4 ist.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung unterscheidet sich die Phase eines jeweiligen der n Knoten um 360/n.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung umfasst der Hyper-Ringoszillator vier Knoten, sechs Inverter und mindestens drei Schleifenschaltkreise oder vier Knoten, acht Inverter und mindestens sieben Schleifenschaltkreise, wenn n = 4 ist.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung umfasst der Hyper-Ringoszillator 5 Knoten, zehn Inverter und mindestens acht Schleifenschaltkreise, wenn n = 5 ist.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung umfasst der Hyper-Ringoszillator 6 Knoten, 18 Inverter und mindestens acht Schleifenschaltkreise, wenn n = 6 ist.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung umfasst der Hyper-Ringoszillator 8 Knoten, 32 Inverter und mindestens acht Schleifenschaltkreise, wenn n = 8 ist.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung ist die Steuerspannung kleiner als oder gleich zwei Volt, zum Beispiel 1.8 Volt.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung ist mindestens eines der n internen Taktsignale mit dem externen Taktsignal verriegelt.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung erzeugt der spannungsgesteuerte Oszillatorschaltkreis m·n interne Taktsignale (wobei m eine ganze Zahl ≥ 2 ist), eine Frequenz der m·n internen Taktsignalen ist eine Vielfache einer Frequenz des externen Taktsignals und mindestens eines der m·n internen Taktsignale wird dazu verwendet, das zurückgekoppelte Taktsignal zu erzeugen. In wei teren beispielhaften Ausführungsformen der vorliegenden Erfindung ist die Vielfache vier, acht, oder 16.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung umfasst der spannungsgesteuerte Oszillatorschaltkreis zusätzlich einen spannungsgesteuerten Oszillator, der die Steuerspannung empfängt und n interne Zwischentaktsignale erzeugt, und n Teiler, welche die n internen Zwischentaktsignale in die m·n internen Taktsignale teilen.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung ist die Frequenz der m·n internen Taktsignale eine Vielfache einer Frequenz des externen Taktsignals, eine Frequenz der n internen Zwischentaktsignale ist eine Vielfache der Frequenz des externen Taktsignals und eine Frequenz der n internen Zwischentaktsignale ist eine Vielfache der Frequenz der m·n internen Taktsignale.
In einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung umfasst der spannungsgesteuerte Oszillatorschaltkreis keinen Teiler.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung umfasst eine Phasenregelkreisschaltung einen spannungsgesteuerten Oszillatorschaltkreis, der mindestens vier Schleifen aufweist, eine Steuerspannung empfängt und eine Anzahl von internen Taktsignalen erzeugt.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung umfasst eine Phasenregelkreisschaltung einen spannungsgesteuerten Oszillatorschaltkreis, der mindestens n (wobei n eine Ganze Zahl ≥ 4 ist) interne Taktsignale jeweils mittels einer getrennten Schleife erzeugt.
14A veranschaulicht ein Beispiel eines Phasendetektors der 4 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie gezeigt, kann der Phasendetektor ein oder mehrere Flip-Flops, zum Beispiel D-Flip-Flops DF1 Und DF2, und ein NAND-Gatter NA enthalten.
Wie gezeigt, kann das D-Flip-Flop DF1 das Signal ECLK als sein Taktsignal empfangen, das D-Flip-Flop DF2 kann das Signal DCLK als sein Taktsignal empfangen und beide D-Flip-Flops DF1 und DF2 können Vcc als ein Eingangssignal empfangen. Ein Ausgangssignal des D-Flip-Flops DF1 kann das Steuersignal UP sein und ein Ausgangssignal des D-Flip-Flop DF2 kann das Steuersignal DN sein. Die Steuersignale UP und DN können mittels des NAND-Gatters NA NAND-verknüpft und zu den D-Flip-Flops DF1 und DF2 zurückgeschleift werden.
Der Phasendetektor von 14 kann die Phasendifferenz zwischen dem externen Taktsignal ECLK und einem zurückgekoppelten Taktsignal DCLK messen und kann die Steuersignale UP und DN für die Ladungspumpe (zum Beispiel die Ladungspumpe (CP) 12 der 4) erzeugen, um das Schleifenfilter zu laden oder zu entladen (zum Beispiel das Schleifenfilter (LF) 14 der 4). Das Schleifenfilter liefert als Antwort auf das Steuersignal UP oder DN eine Steuerspannung (Vc) für den VCO, wie beispielsweise in 4 gezeigt.
14B zeigt ein Beispiel eines Phasendetektors 10 von 4 gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung. Wie gezeigt, kann der Phasendetektor ein oder mehrere Flip-Flops, zum Beispiel D-Flip-Flops DF1 und DF2, ein UND-Gatter A und eine Verzögerungselement DL umfassen.
Wie gezeigt, kann das D-Flip-Flop DF1 einen Referenztakt R als seinen Takt empfangen, das D-Flip-Flop DF2 kann einen zurückgekoppelten Takt V als eigenen Takt empfangen und beide D-Flip-Flops DF1 und DF2 können Vdd als ein Eingangssignal empfangen. Ein Ausgangssignal des D-Flip-Flops DF1 kann das Steuersignal UP und ein Ausgangssignal des D-Flip-Flops DF2 kann das Steuersignal DN sein. Die Steuersignale UP und DN können durch das UND-Gatter A UND-verknüpft, durch das Verzögerungselement DL verzögert und zu den D-Flip-Flops DF1 und DF2 zurückgeschleift werden.
14C zeigt ein Zeitablaufdiagramm eines Betriebs des Phasendetektors von 14B gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Wie dargestellt, misst der Phasendetektor den Phasenversatz θ_d zwischen dem Referenztakt R und dem zurückgekoppelten Takt V und erzeugt daraus zum Verriegeln oder Einrasten der Phase ein Steuersignal τ_d entsprechend dem Phasenversatz θ_d.
Die 15A zeigt ein Beispiel einer Ladungspumpe und eines Schleifenfilters, beispielsweise der Ladungspumpe (CP) 12 und des Schleifenfilters (LF) 14 von 4, gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Wie gezeigt, kann die Ladungspumpe (CP) 12 einen oder mehrere Transistoren umfassen, zum Beispiel P1 und N1, und das Schleifenfilter (LF) 14 kann eine oder mehrere Kapazitäten und/oder Widerstände C1, C2 und R aufweisen.
Wie gezeigt, kann P1 mittels einer ersten Stromquelle I1 mit VCC verbunden sein und durch ein durch Invertieren des Steuersignals UP gewonnenes Signal UPB gesteuert werden. N1 kann mittels einer zweiten Stromquelle 12 mit Masse verbunden sein und kann mittels des Steuersignals DN gesteuert werden. Eine Steuerspannung Vc, die durch die Ladungspumpe (CP) 12 ausgegeben wird, kann parallel an C1 und R/C2 angelegt werden. Wie abgebildet können R und C2 in Serie geschaltet sein.
In einer exemplarischen Betriebsart, wie beispielsweise in 15B gezeigt, kann ein UP-Steuersignal an die Ladungspumpe (CP) 12 ausgegeben werden, wenn ein Referenztaktsignal (RCLK) einem Rückkopplungstaktsignal (VCLK) eines VCOs vorauseilt (zum Beispiel eines beliebigen der in den 1A, 1B, 2, 4, 5A, 6A, 8A, 10 oder 12 abgebildeten VCOs). Die Ladungspumpe (CP) 12 kann das Schleifenfilter (LF) 14 derart aufladen, dass ein Spannungspegel der Steuerspannung Vc erhöht wird (zum Beispiel fortschreitend), bis ein Einrast- oder Verriegelungsvorgang in dem Phasenregelkreis abgeschlossen ist. In einer beispielhaften Ausführungsform ist das Schleifenfilter als Tiefpassfilter ausgebildet.
In einer exemplarischen Betriebsart, wie beispielsweise in 15C gezeigt, kann das Steuersignal DN an die Ladungspumpe (CP) 12 ausgegeben werden, wenn das Referenztaktsignal (RCLK) dem Rückkopplungstaktsignal (VCLK) des VCOs nacheilt. Die Ladungspumpe (CP) 12 kann das Schleifenfilter (LF) 14 derart entladen, dass ein Spannungspegel der Steuerspannung Vc erniedrigt wird (zum Beispiel fortschreitend), bis ein Einrast- oder Verriegelungsvorgang in dem Phasenregelkreis abgeschlossen ist.
Die 16A und 16B zeigen Beispiele für einen Teiler, beispielsweise des Teiler 20 von 4, gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Wie gezeigt, kann der Teiler ein oder mehrere Flip-Flops umfassen, beispielsweise D-Flip-Flops DF3, DF4 und/oder DFS.
Wie in 16A gezeigt, kann das D-Flip-Flop DF3 ein oder mehrere interne Taktsignale iclk (zum Beispiel ein beliebiges der internen Taktsignale ICLK0~ICLKn von 4) als eigenes Taktsignal empfangen, sein eigenes Ausgangssignal QB als ein Eingangssignal empfangen und ein Taktsignal oclk als ein Rückkopplungstaktsignal ausgeben (zum Beispiel das Rückkopplungssignal DCLK von 4). In der beispielhaften Ausführungsform von 16A ist der Teiler als ein „Teiler-durch-2"-Teiler ausgebildet. Wenn beispielsweise das interne Taktsignal eine Frequenz von 2 GHz aufweist, weist das Ausgangstaktsignal oclk eine Frequenz von 1 GHZ auf.
Wie in 16B gezeigt, können die D-Flip-Flops DF4 und D5 in Serie geschaltet werden. Das D-Flip-Flop DF4 kann das eine oder die mehreren internen Taktsignale iclk (zum Beispiel ein beliebiges der internen Taktsignale ICLK0~ICLKn von 4) als eigenes Taktsignal empfangen, sein eigenes Ausgangssignal QB als ein Eingangssignal empfangen und ein Ausgangstaktsignal iclk' als ein Ausgangstaktsignal ausgeben. Entsprechend kann das D-Flip-Flop DF5 das eine oder die mehreren internen Taktsignale iclk' als eigenes Taktsignal empfangen, sein eigenes Ausgangssignal QB als ein Eingangssignal empfangen und das Ausgangstaktsignal oclk als ein Rückkopplungstaktsignal ausgeben (zum Beispiel das Rückkopplungstaktsignal DCLK in der 4). In einer beispielhaften Ausführungsform der 16B ist der Teiler als ein „Teiler-durch-4"-Teiler ausgebildet. Wenn beispielsweise das interne Taktsignal iclk eine Frequenz von 4 GHz aufweist, weist das Taktsignal iclk' eine Frequenz von 2 GHz auf und das Ausgangstaktsignal oclk weist eine Frequenz von 1 GHz auf.
17 zeigt einen Phasenregelkreis gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, der den Phasenfrequenzdetektor (PFD) 10, die Ladungspumpe (CP) 12, das Schleifenfilter (LF) 14, den spannungsgesteuerten Oszillator (VCO) 16', einen oder mehrere Teiler 18-1', 18-2' und/oder einen oder mehrere Teiler 20 umfassen kann. Der VCO 16' kann direkt eine Anzahl von sogar höherfrequenten internen Taktsignalen (zum Beispiel 4 GHz oder mehr) entsprechend der internen Taktsignale ICLK0~ICLK 270 von 1A mit vergleichsweise wenig Teilern erzeugen, und dies obwohl eine Versorgungsspannung VDD vergleichsweise niedrig ist (zum Beispiel kleiner als 2V). In einer beispielhaften Ausführungsform können der eine oder die mehreren Teiler 18-1', 18-2' eine Anzahl von höherfrequenten internen Taktsignalen ICLK1, ICLK1B, ICLK2, ICLK2B, ...., ICLKn, ICLKnB (zum Beispiel mit 2 GHz und mehr) erzeugen, obwohl die Versorgungsspannung VDD vergleichsweise niedrig ist (zum Beispiel kleiner als 2V).
In einer beispielhaften Ausführungsform kann der VCO 16' einen Hyper-Ringoszillator enthalten, der direkt eine Anzahl von internen Taktsignalen (zum Beispiel vier Taktsignale und mehr) erzeugt, die einen regelmäßigen Phasenunterschied aufweisen.
Es sei angemerkt, dass jeder der oben unter Bezug auf die Phasenregelkreise der 4–13 erörterten Ausführungsformen und Variationen ebenso auf den Phasenregelkreis der 17 anwendbar ist.
Obgleich beispielhafte Ausführungsformen der vorliegenden Erfindung in Bezug auf einen analogen Phasenregelkreis veranschaulicht wurden, wie beispielsweise in den 4 und 17 dargestellt, können ein oder mehrere der Konzepte der vorliegenden Erfindung ebenfalls auf digitale Phasenregelkreise angewendet werden, wie in 18 dargestellt. 18 veranschaulicht gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung einen Phasenregelkneis, der den Phasenfrequenzdetektor (PFD) 10, einen Zähler 32, einen Digital-Analog-Wandler (DA) 34, ein Schleifenfilter (LF) 36, einen spannungsgesteuerten Oszillator (VCO) 38 und/oder einen oder mehrere Teiler 40 beinhalten kann.
Die VCO 38 kann unmittelbar eine Anzahl von höherfrequenten internen Taktsignalen (zum Beispiel 2 GHz und mehr) entsprechend den internen Taktsignalen ICLK0~ICLK 270 von 1A erzeugen, obwohl eine Versorgungsspannung vergleichsweise klein ist (zum Beispiel kleiner als 2V). In einer beispielhaften Ausführungsform kann der VCO 38 mittels eines Hyper-Ringoszillators verwirklicht sein, der direkt eine Anzahl von internen Taktsignalen (zum Beispiel vier Taktsignale und mehr) erzeugen kann, die einen regelmäßigen Phasenunterschied aufweisen. Zusätzlich kann ein VCO gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, zum Beispiel der VCO 38, eine verringerte Chipfläche aufweisen, da keine Teiler, beispielsweise die Teiler 18-1, 18-2, benötigt werden.
Wie dargestellt, kann der Zähler 32 derart angesteuert werden, dass er in Abhängigkeit von dem Steuersignal UP oder DN aufwärts bzw. abwärts zählt, so dass der Wert eines Zählsignals (CNT), das aus einer Anzahl von Bits besteht, erhöht bzw. erniedrigt wird. Beispielsweise kann die Zahl „1110000" auf „1111000" beim Empfangen des UP-Signals erhöht werden oder die Zahl „1110000" kann beim Empfangen des DN-Signals auf „1100000" erniedrigt werden.
19 veranschaulicht ein Beispiel eines Digital-Analog-Wandlers und eines Schleifenfilters gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, beispielsweise den Digital-Analog-Wandler (DA) 34 und das Schleifenfilter (LF) 36 von 18. Wie gezeigt, kann der Digital-Analog-Wandler (DA) 34 einen ersten Schaltkreis CM mit einem oder mehreren Transistoren, beispielsweise P2 und P3, einen zweiten Schaltkreis CC mit einem oder mehreren Transistoren, beispielsweise N3-1, ..., N3-i (wobei i die Zahl der Bits des Zählerausgangssignals (CNT) ist) und einen oder mehrere Transistoren umfassen, beispielsweise den Vorspannungstransistor N2.
Wie dargestellt und oben unter Bezugnahme auf 15 und den Schleifenfilter (LF) 14 beschrieben, kann das Schleifenfilter (LF) 36 eine oder mehrere Kapazitäten und/oder Widerstände C1, C2, und R umfassen. Die Steuerspannung Vc, die durch den Digital-Analog-Wandler (DA) 34 ausgegeben wird, kann parallel an C1 und R/C2 angelegt werden. Wie dargestellt können R und C2 in Serie geschaltet sein.
Der Wert von Vbias, die an N2 anliegt, hält eine gewünschte Spannung aufrecht (beispielsweise die Hälfte von VCC).
Im Betrieb, wenn der Wert des Zählerausgangssignals sich aus einer Mehrzahl von Bits zusammensetzt, die alle eine Eins (111..11) aufweisen, können alle Transistoren (N3-1~N3-i) angeschaltet sein, so dass sich eine Knotenspannung auf ihrem untersten Wert befindet. In diesem Zustand wird die Steuerspannung Vc auf ihren höchsten Wert angehoben.
Entgegengesetzt können alle Transistoren (N3-2~N3-i) außer N3-1 ausgeschaltet sein, so dass sich die Knotenspannung auf ihrem höchsten Wert befindet, wenn der Wert von CNT sich aus Bits mit "100..00" zusammensetzt. In diesem Zustand wird die Steuerspannung Vc auf ihren niedrigsten Wert abgesenkt. Wie oben dargestellt, kann der Wert von VC durch das Zählerausgangssignal CNT eingestellt werden.
Es sei angemerkt, das jede der oben in Bezug auf den analogen Phasenregelkreis der 4–17 erörterten Alternativen und Variationen, sofern durchführbar, ebenfalls auf den digitalen Phasenregelkreis der 18 anwendbar ist.
20 veranschaulicht eine Simulation einer Frequenzvariation (C) eines spannungsgesteuerten Oszillators gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, verglichen mit einer Frequenzvariation (P) eines herkömmlichen spannungsgesteuerten Oszillators. Wie in 20 dargestellt, lassen sich die internen Taktsignale mit 2 GHz (beispielsweise ICLK0, ICLK90, ICLK180, ICLK270 der 4) direkt durch den erfindungsgemäßen VCO erzeugen, wenn die Steuer spannung 1.43 V beträgt. Um jedoch die internen Taktsignale mit 2 GHz mit einer herkömmlichen PLL zu erzeugen, muss ein herkömmlicher VCO Ausgangssignale mit 4 GHz liefern (beispielsweise CLK, CLKB in 1A), was eine Steuerspannung von gut über 1.8V erfordert. Daher ist es schwierig, bei Verwendung einer herkömmlichen PLL und eines herkömmlichen VCOs höherfrequente interne Taktsignale aus einem Halbleiterbauelement mit geringer Leistungsaufnahme auszugeben (unter 1.8 Volt).
21 veranschaulicht ein Beispiel eines erfindungsgemäßen Speichersystems und 22 veranschaulicht ein Beispiel eines erfindungsgemäßen Speicherbauelementes, beispielsweise das Speicherelement 200-1 von 21, welches eine zugehörige Steuerlogik umfasst. Insbesondere kann das Speichermodul 200 der 21 und 22 als Phasenregelkneis 24 einen oder mehrere der oben in Verbindung mit den 4–19 beschriebenen Phasenregelkreise enthalten.
Wie dargestellt, kann ein Speichersystem gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung eine Speichersteuereinheit 100 und ein Speichermodul 200 enthalten. Das Speichermodul 200 kann weiterhin eine Anzahl der Speicherbauelemente 200-1, 200-2, 200-x aufweisen, welche beispielsweise als DRAMs ausgeführt sein können.
Die Speichensteuereinheit 100 kann für das Speichermodul 200 ein externes Taktsignal ECLK, ein oder mehrere Steuersignale COM, ein oder mehrere Adresssignale ADD und/oder ein oder mehrere Datensignale DATA ausgeben.
Das Speichermodul 200 kann ebenfalls ein oder mehrere Datensignale DATA für die Speichersteuereinheit 100 ausgeben. In dem Beispiel von 21 können das eine oder die mehreren Datensignale aus einem seriellen Bitstrom von 2ⁿ Bits bestehen, darstellbar durch [1: 2ⁿ] DATA11 bis (1: 2ⁿ] DATAxj. Wie in 21 dargestellt, kann das Speicherbauelement 200-1 das externe Taktsignal ECLK, das eine oder die mehreren Befehlssignale COM, das eine oder die mehreren Adresssignale ADD und die Datensignale DATA 11 bis DATA 1j empfangen. Entsprechend kann das Speicherbauelement 200-2 das externe Taktsignal ECLK, das eine oder die mehreren Steuersignale COM, das eine oder die mehreren externen Adresssignale ADD und die Datensignale DATA 21 und DATA 2j empfangen und das Speicherbauelement 200-x kann das externe Taktsignal ECLK, das eine oder die mehreren Steuersignale COM, das eine oder die mehreren Adresssignale ADD und die Datensignale DATA x1 bis xj empfangen.
Wie in dem Speichersystembeispiel von 21 dargestellt, kann jedes Speicherbauelement 200-1, 200-2, 200-x das Signal DATA bestehend aus 2ⁿ seriellen Bits während eines Taktzyklus des externen Taktsignals ECLK empfangen oder ausgeben. Zusätzlich kann das Signal DATA mit j Bits gleichzeitig geschrieben oder gelesen werden.
Wie in der 22 dargestellt, kann die zugeordnete Steuerlogik einen Adresspuffer (ADD BUF) 10, einen Befehlsdekodierer (COM DEC) 12, einen oder mehrere Seriell-Parallel-Wandler 14-1 bis 14j (j entspricht dem j in der 1A), einen oder mehrere Parallel-Seriell-Wandler 16-1 bis 16j, das Speicherzellenfeld 18, einen Zeilendekodierer 20, einen Spaltendekodierer 22, eine PLL 24 und/oder einen Steuersignalerzeugungsschaltkreis (CSG Ckt) 26 enthalten. Der Adresspuffer (ADD BUF) 10 kann eine oder mehrere externe Eingangsadressen (ADD) empfangen, um eine Zeilenadresse (RA) zu erzeugen, die als Antwort auf ein aktives Befehlssignal (ACT) an den Zeilendekodierer 20 angelegt wird.
Der Zeilendekodierer 20 kann ein Freigabesignal für eine Hauptwortleitung aktivieren, das einer Anzahl von Zeilenadressen entspricht, die aus einer Anzahl von Zeilenadresspuffern erzeugt werden, so dass eine ge wünschte Wortleitung (nicht dargestellt) in dem Speicherzellenfeld 18 ausgewählt werden kann. Der Adresspuffer (ADD BUF) 10 kann als Antwort auf einen Lesebefehl (RE) oder einen Schreibefehl (WE), die aus dem einem oder den mehreren Befehlsignalen (COM) dekodiert werden, ebenfalls eine Spaltenadresse (CA) erzeugen, die an den Spaltendekodierer 22 angelegt wird.
Der Spaltendekodierer 22 kann eine Anzahl von Spaltenadressen empfangen, um eine entsprechende Spaltenauswahlleitung (CSL) zu aktivieren. Eine Anzahl von Bitleitungen des Speicherzellenfeldes 18 kann als Antwort auf die ausgewählte CSL ausgewählt werden, so dass eine Anzahl von Daten in die ausgewählten Speicherzellen geschrieben oder aus den ausgewählten Speicherzellen gelesen werden können.
Wie oben beschrieben, kann der Befehlsdekodierer 12 einen aktiven Befehl, einen Lesebefehl und einen Schreibbefehl erzeugen, nachdem er eine Anzahl von externen Befehlssignalen (COM) empfangen hat, beispielsweise RASB, CASB, WEB etc.
Jeder Seriell-Parallel-Wandler (14-1 bis 14j) kann als Antwort auf einen Schreibbefehl (WE) und eine Anzahl von Steuersignalen (P1 – P(2ⁿ)) ein serielles Datensignal DATA bestehend aus 2ⁿ Datenbits empfangen und gleichzeitig 2ⁿ parallele Datenbits über 2ⁿ Datenbusleitungen an das Speicherzellenfeld 18 ausgeben. Wenn eine Anzahl von Dateneingangs-/Datenausgangspins (DQ) j beträgt, beträgt auch die Anzahl der Seriell-Parallel-Wandler j. Zusätzlich kann jeder Seriell-Parallel-Wandler (14-1 bis 14-j) an das Speicherzellenfeld 18 über 2ⁿ Datenbusleitungen angeschlossen sein.
Jeder Parallel-Seriell-Wandler (16-1 bis 16j) kann als Antwort auf ein Lesebefehlsignal (RE) und die Anzahl der Steuersignale (P1 – P(2ⁿ)) parallel 2ⁿ Datenbits aus dem Speicherzellenfeld 18 empfangen und 2ⁿ serielle Datenbits ausgeben. Wenn die Anzahl der Dateneingangs-/Datenausgangspins (DQ) j ist, beträgt auch die Anzahl der Parallel-Seriell-Wandler j.
Der Phasenregelkreis 24 kann das externe Taktsignal ECLK empfangen und einen Verriegelungsvorgang durchführen, um ein internes Taktsignal CLK1 auszugeben, welches auf ECLK eingerastet ist oder mit ECLK verriegelt ist. Nach dem Abschluss des Einrastvorgangs, kann der Phasenregelkreis 24 eine Anzahl von internen Taktsignalen (CLK1~CLKI) an den Steuersignalerzeugungsschaltkreis (CSG Ckt.) 26 ausgeben. Der Steuersignalerzeugungsschaltkreis (CSG Ckt.) 26 kann die Anzahl von Steuersignalen (P1 – P(2ⁿ)) erzeugen.

Claims

Phasenregelkreisschaltung mit: – einem Phasendetektor (10), der ein externes Taktsignal (ECLK) und ein zurückgekoppeltes Taktsignal (DCLK) empfängt und ein Aufwärtssignal (UP) ausgibt, wenn eine Phase des externen Taktsignals (ECLK) einer Phase des zurückgekoppelten Taktsignals (DCLK) vorauseilt, und ein Abwärtssignal (DN) ausgibt, wenn die Phase des externen Taktsignals (ECLK) der Phase des zurückgekoppelten Taktsignals (DCLK) nacheilt, – einem Schleifenfilterschaltkreis (14), der eine Steuerspannung (Vc) in Abhängigkeit von dem Aufwärtssignal (UP) erhöht und die Steuerspannung (Vc) in Abhängigkeit von dem Abwärtssignal (DN) erniedrigt und – einem spannungsgesteuerten Oszillatorschaltkreis (16'), der die Steuerspannung (Vc) empfängt und direkt mindestens n interne Taktsignale (ICLK1–ICLKn) erzeugt, wobei n eine ganze Zahl ≥ 4 ist.
Phasenregelkreisschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillatorschaltkreis einen Hyper-Ringoszillator umfasst.
Phasenregelkreisschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillatorschaltkreis n interne Taktsignale erzeugt, wobei eine Frequenz der n internen Taktsignale eine Vielfache einer Frequenz des externen Taktsignals ist und mindestens eines der n internen Taktsignale zum Erzeugen des zurückgekoppelten Taktsignals verwendet wird.
Phasenregelkreisschaltung nach Anspruch 3, gekennzeichnet durch: – einen Teiler zum Teilen einer Frequenz von dem mindestens einen der n internen Taktsignale, um das zurückgekoppelte Taktsignal zu erzeugen.
Phasenregelkreisschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Teiler mindestens ein D-Flip-Flop umfasst.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Schleifenfilterschaltkreis ein analoger Schleifenfilterschaltkreis ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schleifenfilterschaltkreis eine Ladungspumpe und einen Tiefpassfilter umfasst, wobei die Ladungspumpe den Tiefpassfilter lädt oder entlädt, um einen Pegel der Steuerspannung einzustellen, bis eine Verriegelungsoperation in der Phasenregelkreisschaltung fertiggestellt ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillatorschaltkreis, der die n internen Taktsignale erzeugt, n Knoten umfasst und mindestens zwei der n internen Taktsignale durch Phasenkombinieren erzeugt.
Phasenregelkreisschaltung nach Anspruch 8, dadurch gekennzeichnet, dass n = 4 ist, zwei Knoten des spannungsgesteuerten Oszillatorschaltkreises n/2 Eingangssignale empfangen und zwei Knoten des spannungsgesteuerten Oszillatorschaltkreises (n/2) – 1 Eingangssignale empfangen.
Phasenregelkreisschaltung nach Anspruch 8, dadurch gekennzeichnet, dass n eine gerade Zahl ist, die größer oder gleich vier ist, und jeder Knoten des spannungsgesteuerten Oszillatorschaltkreises n/2 Eingangssignale empfängt.
Phasenregelkreisschaltung nach Anspruch 8, dadurch gekennzeichnet, dass n eine ungerade Zahl größer als vier ist und jeder Knoten des spannungsgesteuerten Oszillatorschaltkreises (n – 1)/2 Eingangssignale empfängt.
Phasenregelkreisschaltung nach Anspruch 8, dadurch gekennzeichnet, dass n eine gerade Zahl größer als vier ist und der spannungsgesteuerte Oszillatorschaltkreis n·(n/2) Inverter umfasst.
Phasenregelkreisschaltung nach Anspruch 8, dadurch gekennzeichnet, dass n eine ungerade Zahl größer als vier ist und der spannungsgesteuerte Oszillatorschaltkreis n·((n – 1)/2) Inverter umfasst.
Phasenregelkreisschaltung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, dass sich Phasen der n Knoten voneinander um 360/n unterscheiden.
Phasenregelkreisschaltung nach Anspruch 8 oder 10, dadurch gekennzeichnet, dass n = 4 ist und der Oszillator vier Knoten, sechs Inverter und mindestens drei Schleifenschaltkreise umfasst.
Phasenregelkreisschaltung nach Anspruch 8 oder 10, dadurch gekennzeichnet, dass n = 4 ist und der Oszillator vier Knoten, acht Inverter und mindestens sieben Schleifenschaltkreise umfasst.
Phasenregelkreisschaltung nach Anspruch 8 oder 10, dadurch gekennzeichnet, dass n = 5 ist und der Oszillator fünf Knoten, zehn Inverter und mindestens acht Schleifenschaltkreise umfasst.
Phasenregelkreisschaltung nach Anspruch 8 oder 10, dadurch gekennzeichnet, dass n = 6 ist und der Oszillator sechs Knoten, achtzehn Inverter und mindestens acht Schleifenschaltkreise umfasst.
Phasenregelkreisschaltung nach Anspruch 8 oder 10, dadurch gekennzeichnet, dass n = 8 ist und der Oszillator acht Knoten, zweiunddreißig Inverter und mindestens acht Schleifenschaltkreise umfasst.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass mindestens eines der n internen Taktsignale mit dem externen Taktsignal verriegelt ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillatorschaltkreis m·n interne Taktsignale erzeugt, wobei m eine ganze Zahl ≥ 2 ist, eine Frequenz der m·n internen Taktsignale eine Vielfache einer Frequenz des externen Taktsignals ist und mindestens eines der m·n internen Taktsignale zum Erzeugen des zurückgekoppelten Taktsignals verwendet wird.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillatorschaltkreis umfasst: – einen spannungsgesteuerten Oszillator, der die Steuerspannung empfängt und n interne Zwischentaktsignale erzeugt und – n Teiler, welche die n internen Zwischentaktsignale in die m·n internen Taktsignale teilen.
Phasenregelkreisschaltung nach Anspruch 22, dadurch gekennzeichnet, dass eine Frequenz der m·n internen Taktsignale eine Vielfache einer Frequenz des externen Taktsignals ist, eine Frequenz der n internen Zwischentaktsignale eine Vielfache der Frequenz des externen Taktsignals ist und eine Frequenz der n internen Zwischentaktsignale eine Vielfache der Frequenz der m·n internen Taktsignale ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, dass der Schleifenfilterschaltkreis einen Zähler, einen Digital-Analog-Wandler und einen Schleifenfilter aufweist, wobei der Zähler in Abhängigkeit von dem Aufwärtssignal aufwärts zählt und in Abhängigkeit von dem Abwärtssignal abwärts zählt, um einen Pegel der Steuerspannung einzustellen, bis eine Verriegelungsoperation in der Phasenregelkreisschaltung fertiggestellt ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillatorschaltkreis keinen Teiler umfasst.
Phasenregelkreisschaltung mit: – einem Phasendetektor (10), der ein externes Taktsignal (ECLK) und ein zurückgekoppeltes Taktsignal (DCLK) empfängt und ein Aufwärtssignal (UP) ausgibt, wenn eine Phase des externen Taktsignals (ECLK) einer Phase des zurückgekoppelten Taktsignals (DCLK) vorauseilt, und ein Abwärtssignal (DN) ausgibt, wenn die Phase des externen Taktsignals (ECLK) der Phase des zurückgekoppelten Taktsignals (DCLK) nacheilt, – einem Schleifenfilterschaltkreis (14), der eine Steuerspannung (Vc) in Abhängigkeit von dem Aufwärtssignal (UP) erhöht und die Steuerspannung (Vc) in Abhängigkeit von dem Abwärtssignal (DN) erniedrigt, und – einem spannungsgesteuerten Oszillatorschaltkreis (16') mit mindestens vier Schleifen, der die Steuerspannung (Vc) empfängt und mehrere interne Taktsignale (ICLK1–ICLKn) erzeugt.
Verfahren zum Verriegeln der Phase eines zurückgekoppelten Taktsignals (DCLK) mit einem externen Taktsignal (ECLK) mit den Schritten: – Empfangen des externen Taktsignals (ECLK) und des zurückgekoppelten Taktsignals (DCLK), – Ausgeben eines Aufwärtssignals (UP), wenn eine Phase des externen Taktsignals (ECLK) einer Phase des zurückgekoppelten Taktsignals (DCLK) vorauseilt, und Ausgeben eines Abwärtssignals (DN), wenn die Phase des externen Taktsignals (ECLK) der Phase des zurückgekoppelten Taktsignals (DCLK) nacheilt, – Erhöhen einer Steuerspannung (Vc) in Abhängigkeit von dem Aufwärtssignal (UP) und Verringern der Steuerspannung (Vc) in Abhängigkeit von dem Abwärtssignal (DN), – direktes Erzeugen von mindestens n internen Taktsignalen (ICLK1–ICLKn), wobei n eine ganze Zahl ≥ 4 ist, und – Erzeugen des zurückgekoppelten Taktsignals (DCLK) aus mindestens einem der n internen Taktsignale (ICLK1–ICLKn).
Verfahren zum Verriegeln der Phase eines zurückgekoppelten Taktsignals (DCLK) mit einem externen Taktsignal (ECLK) mit den Schritten: – Empfangen des externen Taktsignals (ECLK) und des zurückgekoppelten Taktsignals (ECLK), – Ausgeben eines Aufwärtssignals (UP), wenn eine Phase des externen Taktsignals (ECLK) einer Phase des zurückgekoppelten Taktsignals (DCLK) vorauseilt, und Ausgeben eines Abwärtssignals (DN), wenn die Phase des externen Taktsignals (ECLK) der Phase des zurückgekoppelten Taktsignals (DCLK) nacheilt, – Erhöhen einer Steuerspannung (Vc) in Abhängigkeit von dem Aufwärtssignal (UP) und reduzieren der Steuerspannung (Vc) in Abhängigkeit von dem Abwärtssignal (DN) und – Erzeugen von mindestens n internen Taktsignalen (ICLK1–ICLKn) jeweils durch eine getrennte Schleife, wobei n eine ganze Zahl ≥ 4 ist.
Speicherbauelement mit: – einem Speicherzellenfeld (18), – einer Phasenregelkreisschaltung (24), die ein externes Taktsignal (ECLK) und ein zurückgekoppeltes Taktsignal (CLK1) empfängt und mindestens einen spannungsgesteuerten Oszillator umfasst, der mindestens n interne Taktsignale (CLK1–CLKI) direkt erzeugt, wobei n eine ganze Zahl ≥ 4 ist, – einem Steuersignalerzeugungsschaltkreis (26) zum Empfangen der mindestens n internen Taktsignale (CLK1–CLKI) und Erzeugen von p Steuersignalen (P1 – P(2ⁿ)), wobei p eine ganze Zahl ≥ 2, insbesondere ≥ 3 ist, – mindestens einem Seriell-Parallel-Wandler (14-1~14-j) zum Empfangen eines seriellen Bitstroms, (DATA1–DATAj) und Umwandeln des seriellen Bitstroms (DATA1–DATAj) in einen parallelen Bitstrom, der in das Speicherzellenfeld (18) schreibbar ist, in Abhängigkeit von einem jeweiligen der p Steuersignale (P1 – P(2ⁿ)) und – mindestens einem Parallel-Seriell-Wandler (16-1~16j) zum Empfangen eines parallelen Bitstroms aus dem Speicherzellenfeld (18) und Umwandeln des parallelen Bitstroms in einen seriellen Bitstrom in Abhängigkeit von einem jeweiligen der p Steuersignale (P1 – P(2ⁿ)).
Speicherbauelement nach Anspruch 29, dadurch gekennzeichnet, dass der serielle Bitstrom m Bits umfasst, wobei m eine ganze Zahl ≥ 1 ist.
Speichersystem mit: – einem Speichermodul (200) mit einer Anzahl von Speicherbauelementen (200-1~200-x) nach Anspruch 29 oder 30 und – einer Speichersteuereinheit (100), die das externe Taktsignal (ECLK) für den Phasenregelkreis eines jeweiligen der Anzahl von Speicherbauelementen (200-1~200-x) zur Verfügung stellt und ein Befehlssignal (COM) und ein Adresssignal (ADD) für das Speichermodul (200) zur Verfügung stellt.