JP2911276B2 - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
【０００２】
【従来の技術】一般に、無線通信機器あるいは放送受信
機器に使用されるＰＬＬ周波数シンセサイザ回路は、外
部接続された水晶振動子によって基準発振信号を発生す
る水晶発振回路と、水晶発振回路の発振出力を分周して
基準信号を生成する基準分周回路と、電圧制御発振回路
（ＶＣＯ）の発振信号を分周する可変分周回路と、基準
分周回路の分周出力周波数ｆRと可変分周回路の分周出
力周波数ｆPの位相比較を行いその位相差に応じた電圧
をＶＣＯに印加する位相比較回路と、基準分周回路の分
周数と可変分周回路の分周数を設定する分周データ保持
回路とから構成されている。
機器に使用されるＰＬＬ周波数シンセサイザ回路は、外
部接続された水晶振動子によって基準発振信号を発生す
る水晶発振回路と、水晶発振回路の発振出力を分周して
基準信号を生成する基準分周回路と、電圧制御発振回路
（ＶＣＯ）の発振信号を分周する可変分周回路と、基準
分周回路の分周出力周波数ｆRと可変分周回路の分周出
力周波数ｆPの位相比較を行いその位相差に応じた電圧
をＶＣＯに印加する位相比較回路と、基準分周回路の分
周数と可変分周回路の分周数を設定する分周データ保持
回路とから構成されている。
【０００３】このようなＰＬＬ周波数シンセサイザ回路
は、外部制御装置（例えばマイクロコンピュータ）によ
って分周データ保持回路に分周を決定するデータを送
り、可変分周回路と基準分周回路の分周数を設定し、希
望の受信あるいは送信周波数を得ている。
は、外部制御装置（例えばマイクロコンピュータ）によ
って分周データ保持回路に分周を決定するデータを送
り、可変分周回路と基準分周回路の分周数を設定し、希
望の受信あるいは送信周波数を得ている。
【０００４】
【発明が解決しようとする課題】上述のＰＬＬ周波数シ
ンセサイザ回路を使用した携帯電話においては、消費電
力を低減するために、ＰＬＬ周波数シンセサイザＩＣ
は、例えば１秒間隔の間欠動作を行っている。即ち、間
欠的に電源電圧が投入されると、マイクロコンピュータ
などの外部制御装置は、可変分周回路の分周数を設定す
るデータと基準分周回路の分周数を決定するデータをＰ
ＬＬ周波数シンセサイザ回路に供給し受信動作を行わせ
ている。この時、動作直後は、可変分周回路の分周出力
信号ｆPと基準分周回路の分周出力ｆRは、非同期状態で
あるために、位相関係は定まっていない。従って、電圧
制御発振回路ＶＣＯの発振周波数が、所定の周波数近傍
に達していても、位相が離れているために、位相比較回
路の出力は位相を一致させるように作用し、その結果Ｖ
ＣＯの周波数がずれてしまう。そして、位相比較回路は
位相が一度一致した後に周波数を一致するように働く。
そのためにＰＬＬ周波数シンセサイザのロックアップ時
間（ロック状態になるまでの時間）が長くなり消費電力
の低減の障害になっていた。
ンセサイザ回路を使用した携帯電話においては、消費電
力を低減するために、ＰＬＬ周波数シンセサイザＩＣ
は、例えば１秒間隔の間欠動作を行っている。即ち、間
欠的に電源電圧が投入されると、マイクロコンピュータ
などの外部制御装置は、可変分周回路の分周数を設定す
るデータと基準分周回路の分周数を決定するデータをＰ
ＬＬ周波数シンセサイザ回路に供給し受信動作を行わせ
ている。この時、動作直後は、可変分周回路の分周出力
信号ｆPと基準分周回路の分周出力ｆRは、非同期状態で
あるために、位相関係は定まっていない。従って、電圧
制御発振回路ＶＣＯの発振周波数が、所定の周波数近傍
に達していても、位相が離れているために、位相比較回
路の出力は位相を一致させるように作用し、その結果Ｖ
ＣＯの周波数がずれてしまう。そして、位相比較回路は
位相が一度一致した後に周波数を一致するように働く。
そのためにＰＬＬ周波数シンセサイザのロックアップ時
間（ロック状態になるまでの時間）が長くなり消費電力
の低減の障害になっていた。
【０００５】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を分周する可
変分周回路と、該可変分周回路の分周出力と前記基準分
周回路の分周出力の位相を比較し位相差に応じた電圧を
前記電圧制御発振回路に印加する位相比較回路と、前記
基準分周回路の分周数と前記可変分周回路の分周数を設
定する分周データ保持回路と、前記分周データ保持回路
のデータを変更する制御信号に基づき前記基準分周回路
の出力と同期して前記可変分周回路の分周数をプリセッ
トする信号を出力する同期パルス発生回路とを備えるこ
とにより、電源投入時及びデータの変更時におけるロッ
クアップ時間を短縮し、消費電力の低減に寄与するＰＬ
Ｌ周波数シンセサイザ回路を提供するものである。
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を分周する可
変分周回路と、該可変分周回路の分周出力と前記基準分
周回路の分周出力の位相を比較し位相差に応じた電圧を
前記電圧制御発振回路に印加する位相比較回路と、前記
基準分周回路の分周数と前記可変分周回路の分周数を設
定する分周データ保持回路と、前記分周データ保持回路
のデータを変更する制御信号に基づき前記基準分周回路
の出力と同期して前記可変分周回路の分周数をプリセッ
トする信号を出力する同期パルス発生回路とを備えるこ
とにより、電源投入時及びデータの変更時におけるロッ
クアップ時間を短縮し、消費電力の低減に寄与するＰＬ
Ｌ周波数シンセサイザ回路を提供するものである。
【０００６】
【作用】上述の手段によれば、電源投入時に可変分周回
路と基準分周回路の分周数を設定するデータが分周デー
タ保持回路に転送されると、その制御信号によって同期
パルス発生回路が動作し、基準分周回路の分周出力の発
生に同期したパルス信号が可変分周回路に印加される。
これにより、可変分周回路には分周データ保持回路に保
持されたデータに基づく分周数が設定されるとともに、
基準分周回路の分周出力と同期した出力信号が位相比較
回路に印加されることになり、基準分周回路の出力と可
変分周回路の出力の位相の一致が行われる。その後は、
位相比較回路の出力によって周波数の一致が制御される
ようになるため、ロックアップまでの時間が短縮される
ことになる。
路と基準分周回路の分周数を設定するデータが分周デー
タ保持回路に転送されると、その制御信号によって同期
パルス発生回路が動作し、基準分周回路の分周出力の発
生に同期したパルス信号が可変分周回路に印加される。
これにより、可変分周回路には分周データ保持回路に保
持されたデータに基づく分周数が設定されるとともに、
基準分周回路の分周出力と同期した出力信号が位相比較
回路に印加されることになり、基準分周回路の出力と可
変分周回路の出力の位相の一致が行われる。その後は、
位相比較回路の出力によって周波数の一致が制御される
ようになるため、ロックアップまでの時間が短縮される
ことになる。
【０００７】
【実施例】図１は、本発明の実施例を示すブロック図で
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、ローパスフィルタ２、電圧制御発振回路（ＶＣ
Ｏ）３、水晶振動子４が接続されて、例えば、携帯電話
のＰＬＬ周波数シンセサイザ回路が構成される。ＰＬＬ
周波数シンセサイザ集積回路１は、ＶＣＯ３の発信信号
ｆVを設定された分周数で分周する可変分周回路５と、
接続された水晶振動子４によって発振周波数が決定され
る水晶発振回路６と、水晶発振回路６の発振出力を設定
された分周数で分周する基準分周回路７と、可変分周回
路５の分周出力ｆPと基準分周回路７の分周出力である
基準周波数信号ｆRの位相差を検出しその位相差に応じ
た電圧をＶＣＯ３に印加するための位相比較回路８と、
可変分周回路５及び基準分周回路７の分周数を保持する
分周データ保持回路９と、位相比較回路８の位相差出力
をパルス幅弁別しＰＬＬ周波数シンセサイザ回路がアン
ロック状態にあることを検出するアンロック検出回路１
０と、分周データ保持回路９のデータ保持を制御する制
御信号ＣＥによって制御され、アンロック検出回路１０
の検出出力ＵＬＤが出力されているときに基準分周回路
７の分周出力ｆRに同期したパルスを出力する同期パル
ス発生回路１１とから構成されている。
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、ローパスフィルタ２、電圧制御発振回路（ＶＣ
Ｏ）３、水晶振動子４が接続されて、例えば、携帯電話
のＰＬＬ周波数シンセサイザ回路が構成される。ＰＬＬ
周波数シンセサイザ集積回路１は、ＶＣＯ３の発信信号
ｆVを設定された分周数で分周する可変分周回路５と、
接続された水晶振動子４によって発振周波数が決定され
る水晶発振回路６と、水晶発振回路６の発振出力を設定
された分周数で分周する基準分周回路７と、可変分周回
路５の分周出力ｆPと基準分周回路７の分周出力である
基準周波数信号ｆRの位相差を検出しその位相差に応じ
た電圧をＶＣＯ３に印加するための位相比較回路８と、
可変分周回路５及び基準分周回路７の分周数を保持する
分周データ保持回路９と、位相比較回路８の位相差出力
をパルス幅弁別しＰＬＬ周波数シンセサイザ回路がアン
ロック状態にあることを検出するアンロック検出回路１
０と、分周データ保持回路９のデータ保持を制御する制
御信号ＣＥによって制御され、アンロック検出回路１０
の検出出力ＵＬＤが出力されているときに基準分周回路
７の分周出力ｆRに同期したパルスを出力する同期パル
ス発生回路１１とから構成されている。
【０００８】ＰＬＬ周波数シンセサイザ集積回路１にお
いて、分周データ保持回路９は、可変分周回路５の分周
数データと基準分周回路７の分周数データを保持するラ
ッチ回路と外部の制御装置から供給されるデータを入力
するためのシフトレジスタから構成され、制御信号ＣＥ
をＨレベルにした状態でシフトクロックＣＬとこれと同
期したシリアルデータＤＩを印加することによってデー
タがシフトレジスタに取り込まれ、制御信号をＬレベル
にすることによってシフトレジスタに取り込まれたデー
タがラッチ回路に転送され保持される。分周データ保持
回路９に保持されたデータは、可変分周回路５及び基準
分周回路７に印加される。ここで、基準分周回路７に印
加されたデータは、基準分周回路７の複数の分周出力を
択一的に選択出力することによって分周数を選択する
が、可変分周回路５に印加されたデータは、可変分周回
路５のキャリー、即ち、分周出力ｆPが出力されるたび
に、可変分周回路５にプリセットされ、そのプリセット
値からＶＣＯ３のパルスをカウントすることによって設
定された分周数の分周が行われる。この可変分周回路５
の出力は、同期パルス発生回路１１から出力されるプリ
セット信号ＰＰＥと共にＯＲゲート１２に印加され、Ｏ
Ｒゲート１２の出力が位相比較回路８の入力及び可変分
周回路５のプリセット入力ＰＥに印加される。
いて、分周データ保持回路９は、可変分周回路５の分周
数データと基準分周回路７の分周数データを保持するラ
ッチ回路と外部の制御装置から供給されるデータを入力
するためのシフトレジスタから構成され、制御信号ＣＥ
をＨレベルにした状態でシフトクロックＣＬとこれと同
期したシリアルデータＤＩを印加することによってデー
タがシフトレジスタに取り込まれ、制御信号をＬレベル
にすることによってシフトレジスタに取り込まれたデー
タがラッチ回路に転送され保持される。分周データ保持
回路９に保持されたデータは、可変分周回路５及び基準
分周回路７に印加される。ここで、基準分周回路７に印
加されたデータは、基準分周回路７の複数の分周出力を
択一的に選択出力することによって分周数を選択する
が、可変分周回路５に印加されたデータは、可変分周回
路５のキャリー、即ち、分周出力ｆPが出力されるたび
に、可変分周回路５にプリセットされ、そのプリセット
値からＶＣＯ３のパルスをカウントすることによって設
定された分周数の分周が行われる。この可変分周回路５
の出力は、同期パルス発生回路１１から出力されるプリ
セット信号ＰＰＥと共にＯＲゲート１２に印加され、Ｏ
Ｒゲート１２の出力が位相比較回路８の入力及び可変分
周回路５のプリセット入力ＰＥに印加される。
【０００９】位相比較回路８は、周知のようにＤ−ＦＦ
から構成された位相比較とＣ−ＭＯＳで構成されたチャ
ージポンプからなり、チャージポンプの出力が、ローパ
スフィルタ２を介して、ＶＣＯ３の発振周波数の制御を
行う制御電圧に変換される。また、位相比較回路８から
は、分周出力ｆPとｆRの位相差に応じたパルスがアンロ
ック検出回路１０に印加される。このアンロック検出回
路１０は、分周出力ｆ PとｆRの位相差に応じたパルスの
幅が所定のパルス幅以下であることを検出し、この検出
が所定期間以上連続して検出されたときにロック状態と
判断し、それ以外はアンロック状態であると判断してア
ンロック検出信号ＵＬＤを同期パルス発生回路１１に印
加する。
から構成された位相比較とＣ−ＭＯＳで構成されたチャ
ージポンプからなり、チャージポンプの出力が、ローパ
スフィルタ２を介して、ＶＣＯ３の発振周波数の制御を
行う制御電圧に変換される。また、位相比較回路８から
は、分周出力ｆPとｆRの位相差に応じたパルスがアンロ
ック検出回路１０に印加される。このアンロック検出回
路１０は、分周出力ｆ PとｆRの位相差に応じたパルスの
幅が所定のパルス幅以下であることを検出し、この検出
が所定期間以上連続して検出されたときにロック状態と
判断し、それ以外はアンロック状態であると判断してア
ンロック検出信号ＵＬＤを同期パルス発生回路１１に印
加する。
【００１０】同期パルス発生回路１１は、図２の如く、
制御信号ＣＥでリセットされるＴ−ＦＦ１３、１４と、
基準分周回路７の分周出力ｆRとＴ−ＦＦ１４の出力が
印加され、出力がＴ−ＦＦ１３の入力に印加されたＯＲ
ゲート１５と、インバータ１６によって反転されたＴ−
ＦＦ１４の出力と基準分周回路７の分周出力ｆRが印加
されたＡＮＤゲート１７と、アンロック検出回路１０の
検出出力ＵＬＤとＡＮＤゲート１７の出力が印加された
ＡＮＤゲート１８とから構成され、ＡＮＤゲート１８の
出力が可変分周回路５のプリセット信号ＰＰＥとして出
力される。この同期パルス発生回路１１は、制御信号Ｃ
ＥがＨレベルからＬレベルになったときにＴ−ＦＦ１
３、１４のリセットが解除され、動作を開始する。Ｔ−
ＦＦ１３、１４は分周出力ｆRを２個計数するためのも
のであり、２個のパルスを計数するまでは、分周出力ｆ
RをＡＮＤゲート１７から出力する。
制御信号ＣＥでリセットされるＴ−ＦＦ１３、１４と、
基準分周回路７の分周出力ｆRとＴ−ＦＦ１４の出力が
印加され、出力がＴ−ＦＦ１３の入力に印加されたＯＲ
ゲート１５と、インバータ１６によって反転されたＴ−
ＦＦ１４の出力と基準分周回路７の分周出力ｆRが印加
されたＡＮＤゲート１７と、アンロック検出回路１０の
検出出力ＵＬＤとＡＮＤゲート１７の出力が印加された
ＡＮＤゲート１８とから構成され、ＡＮＤゲート１８の
出力が可変分周回路５のプリセット信号ＰＰＥとして出
力される。この同期パルス発生回路１１は、制御信号Ｃ
ＥがＨレベルからＬレベルになったときにＴ−ＦＦ１
３、１４のリセットが解除され、動作を開始する。Ｔ−
ＦＦ１３、１４は分周出力ｆRを２個計数するためのも
のであり、２個のパルスを計数するまでは、分周出力ｆ
RをＡＮＤゲート１７から出力する。
【００１１】次に、図１及び図２の動作を図３を参照し
て説明する。図３のａ点においてＰＬＬ周波数シンセサ
イザ回路の電源が投入されると、ＶＣＯ３及び水晶発振
回路６の発振が開始され、その発振出力ＦP及びＦRが可
変分周回路５と基準分周回路７によって分周されるが、
可変分周回路５及び基準分周回路７の分周数が不定のた
め、正確なＰＬＬ動作は行われず、アンロック検出回路
１０の検出出力ＵＬＤはＨレベルとなる。ここでｂ点に
おいて、外部制御装置から分周データが供給される。即
ち、制御信号ＣＥをＨレベルにしシフトクロックＣＬと
シリアルデータＤＩが印加される。データの転送が終了
すると、ｃ点において制御信号ＣＥがＬレベルになる
と、分周データ保持回路９に保持されたデータが可変分
周回路５及び基準分周回路７に印加されると同時に、同
期パルス発生回路１１のＴ−ＦＦ１３、１４のリセット
が解除される。
て説明する。図３のａ点においてＰＬＬ周波数シンセサ
イザ回路の電源が投入されると、ＶＣＯ３及び水晶発振
回路６の発振が開始され、その発振出力ＦP及びＦRが可
変分周回路５と基準分周回路７によって分周されるが、
可変分周回路５及び基準分周回路７の分周数が不定のた
め、正確なＰＬＬ動作は行われず、アンロック検出回路
１０の検出出力ＵＬＤはＨレベルとなる。ここでｂ点に
おいて、外部制御装置から分周データが供給される。即
ち、制御信号ＣＥをＨレベルにしシフトクロックＣＬと
シリアルデータＤＩが印加される。データの転送が終了
すると、ｃ点において制御信号ＣＥがＬレベルになる
と、分周データ保持回路９に保持されたデータが可変分
周回路５及び基準分周回路７に印加されると同時に、同
期パルス発生回路１１のＴ−ＦＦ１３、１４のリセット
が解除される。
【００１２】そして、基準分周回路７の分周出力ｆRが
発生すると（ｄ点）、分周出力ｆRはＡＮＤゲート１７
を介して出力され、更に、Ｈレベルの検出出力ＵＬＤが
印加されたＡＮＤゲート１８を介してプリセット信号Ｐ
ＰＥとして出力される。このプリセット信号ＰＰＥは、
ＯＲゲート１２を介して位相比較回路８に印加されると
ともに可変分周回路５のプリセット入力ＰＥに印加され
る。従って、可変分周回路５は、基準分周回路７の分周
出力ｆRと同期して分周データのプリセットが行われ、
位相の同期化がなされる。ここで、位相比較回路８から
出力される位相差を示す信号は、位相差ゼロ、即ち、ロ
ックされたことを示しているが、アンロック検出回路１
０は、ロック状態が所定期間連続していることをまだ検
出していないため、アンロック検出出力ＵＬＤは、Ｈレ
ベルのままとなっている。また、分周出力ｆRは、Ｔ−
ＦＦ１３に印加されるため、Ｔ−ＦＦ１３の出力はＨレ
ベルになる。
発生すると（ｄ点）、分周出力ｆRはＡＮＤゲート１７
を介して出力され、更に、Ｈレベルの検出出力ＵＬＤが
印加されたＡＮＤゲート１８を介してプリセット信号Ｐ
ＰＥとして出力される。このプリセット信号ＰＰＥは、
ＯＲゲート１２を介して位相比較回路８に印加されると
ともに可変分周回路５のプリセット入力ＰＥに印加され
る。従って、可変分周回路５は、基準分周回路７の分周
出力ｆRと同期して分周データのプリセットが行われ、
位相の同期化がなされる。ここで、位相比較回路８から
出力される位相差を示す信号は、位相差ゼロ、即ち、ロ
ックされたことを示しているが、アンロック検出回路１
０は、ロック状態が所定期間連続していることをまだ検
出していないため、アンロック検出出力ＵＬＤは、Ｈレ
ベルのままとなっている。また、分周出力ｆRは、Ｔ−
ＦＦ１３に印加されるため、Ｔ−ＦＦ１３の出力はＨレ
ベルになる。
【００１３】次に、基準分周回路７から分周出力ｆRが
発生すると（ｅ点）、分周出力ｆRは前述と同様に可変
分周回路５の分周数データのプリセットを制御するとと
もに位相比較回路８に印加される。この時もアンロック
検出回路１０のアンロック検出出力は、Ｈレベルのまま
である。一方、分周出力ｆRの印加されたＴ−ＦＦ１３
の出力はＬレベルとなり、Ｔ−ＦＦ１４の出力がＨレベ
ルになる。これにより、ＯＲゲート１５の入力が禁止さ
れるため、次からの分周出力ｆRはＴ−ＦＦ１３に印加
されなくなり、また、ＡＮＤゲート１７に於ても分周出
力ｆRの伝達が禁止される。
発生すると（ｅ点）、分周出力ｆRは前述と同様に可変
分周回路５の分周数データのプリセットを制御するとと
もに位相比較回路８に印加される。この時もアンロック
検出回路１０のアンロック検出出力は、Ｈレベルのまま
である。一方、分周出力ｆRの印加されたＴ−ＦＦ１３
の出力はＬレベルとなり、Ｔ−ＦＦ１４の出力がＨレベ
ルになる。これにより、ＯＲゲート１５の入力が禁止さ
れるため、次からの分周出力ｆRはＴ−ＦＦ１３に印加
されなくなり、また、ＡＮＤゲート１７に於ても分周出
力ｆRの伝達が禁止される。
【００１４】従って、ｅ点以降では、可変分周回路５の
動作は、基準分周回路７の分周出力ｆRと同期して設定
された分周数の分周動作となり、可変分周回路５の分周
出力ｆPと分周出力ｆRの位相が一致するように位相比較
回路８が動作する。その結果、分周出力ｆPと分周出力
ｆRの位相が一致したときから所定期間Ｔが経過する
と、アンロック検出回路１０はロック状態になったと判
断し、その検出力ＵＬＤをＬレベルにする。
動作は、基準分周回路７の分周出力ｆRと同期して設定
された分周数の分周動作となり、可変分周回路５の分周
出力ｆPと分周出力ｆRの位相が一致するように位相比較
回路８が動作する。その結果、分周出力ｆPと分周出力
ｆRの位相が一致したときから所定期間Ｔが経過する
と、アンロック検出回路１０はロック状態になったと判
断し、その検出力ＵＬＤをＬレベルにする。
【００１５】一方、分周データ保持回路９に新たに転送
した分周データによって変更される周波数が、変更前の
周波数とわずかな差である場合には、アンロック検出回
路１０のアンロック検出出力ＵＬＤは、Ｈレベルになら
ない。この場合には、可変分周回路５のプリセットを分
周出力ｆRに同期させる必要もないため、アンロック検
出出力ＵＬＤによって同期パルス発生回路１１のプリセ
ット信号ＰＰＥの発生を禁止している。
した分周データによって変更される周波数が、変更前の
周波数とわずかな差である場合には、アンロック検出回
路１０のアンロック検出出力ＵＬＤは、Ｈレベルになら
ない。この場合には、可変分周回路５のプリセットを分
周出力ｆRに同期させる必要もないため、アンロック検
出出力ＵＬＤによって同期パルス発生回路１１のプリセ
ット信号ＰＰＥの発生を禁止している。
【００１６】
【発明の効果】上述の如く本発明によれば、可変分周回
路５に分周データをプリセットするタイミングを基準分
周回路７の分周出力ｆRと同期させることにより、ロッ
クアップまでの時間が短縮されるのである。本実施例で
は、電源投入時の動作について説明したが、周波数を変
更するために分周データを分周データ保持回路９に転送
し直す場合でも、同様の動作によりロックアップ時間の
短縮がはかれる。
路５に分周データをプリセットするタイミングを基準分
周回路７の分周出力ｆRと同期させることにより、ロッ
クアップまでの時間が短縮されるのである。本実施例で
は、電源投入時の動作について説明したが、周波数を変
更するために分周データを分周データ保持回路９に転送
し直す場合でも、同様の動作によりロックアップ時間の
短縮がはかれる。
【００１７】従って、携帯電話などのように消費電力の
低減のために、間欠動作を行う場合の効果を更に高める
ことのできるＰＬＬ周波数シンセサイザ回路を提供でき
るものである。
低減のために、間欠動作を行う場合の効果を更に高める
ことのできるＰＬＬ周波数シンセサイザ回路を提供でき
るものである。
【図１】本発明の実施例を示すブロック図である。
【図２】図１に示されたブロックの具体的回路を示す回
路図である。
路図である。
【図３】図１及び図２に示された回路の動作を示すタイ
ミング図である。
ミング図である。
１ ＰＬＬ周波数シンセサイザ集積回路 ２ ローパスフィルタ ３ 電圧制御発振回路 ４ 水晶振動子 ５ 可変分周回路 ６ 水晶発振回路 ７ 基準分周回路 ８ 位相比較回路 ９ 分周データ保持回路 １０ アンロック検出回路 １１ 同期パルス発生回路 １２ ＯＲゲート １３，１４ Ｔ−ＦＦ １５ ＯＲゲート １６ インバータ １７，１８ ＡＮＤゲート
Claims (1)
- 【請求項１】 基準発振信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周し、ＰＬＬの基準周波
数を生成する基準分周回路と、印加される電圧によって
発振周波数が制御される電圧制御発振回路（ＶＣＯ）
と、該電圧制御発振回路の出力を分周する可変分周回路
と、該可変分周回路の分周出力と前記基準分周回路の分
周出力の位相を比較し位相差に応じた電圧を前記電圧を
前記電圧制御発振回路に印加する位相比較回路と、該位
相比較回路の出力に基づきＰＬＬ回路がロック状態にな
いことを検出するアンロック検出回路と、前記基準分周
回路の分周数と前記可変分周回路の分周数を設定する分
周データ保持回路と、前記ＰＬＬ回路がロック状態にな
い状態で、前記分周データ保持回路のデータを変更する
制御信号に基づき前記基準分周回路の出力と同期して前
記可変分周回路の分周数をプリセットする信号を出力す
る同期パルス発生回路とを備えたことを特徴とするＰＬ
Ｌ周波数シンセサイザー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312578A JP2911276B2 (ja) | 1991-11-27 | 1991-11-27 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312578A JP2911276B2 (ja) | 1991-11-27 | 1991-11-27 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152950A JPH05152950A (ja) | 1993-06-18 |
| JP2911276B2 true JP2911276B2 (ja) | 1999-06-23 |
Family
ID=18030897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312578A Expired - Fee Related JP2911276B2 (ja) | 1991-11-27 | 1991-11-27 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911276B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951005A (en) | 1989-12-27 | 1990-08-21 | Motorola, Inc. | Phase locked loop with reduced frequency/phase lock time |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196619A (ja) * | 1985-02-27 | 1986-08-30 | Hitachi Ltd | 位相引込回路 |
-
1991
- 1991-11-27 JP JP3312578A patent/JP2911276B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951005A (en) | 1989-12-27 | 1990-08-21 | Motorola, Inc. | Phase locked loop with reduced frequency/phase lock time |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152950A (ja) | 1993-06-18 |
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Legal Events
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