JPH0722944A

JPH0722944A - 周波数シンセサイザ

Info

Publication number: JPH0722944A
Application number: JP5163597A
Authority: JP
Inventors: Takayasu Ito; 隆康伊藤; Yuichi Tazaki; 祐一田崎; Masaru Kokubo; 優小久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-07-01
Filing date: 1993-07-01
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】数値データで位相比較情報を表現する周波数
シンセサイザにおいて、ＶＣＯ側の位相情報を精度良く
形成する回路を実現する手段を提供する。【構成】ＶＣＯ出力信号をプリスケーラによって分周
した信号の立上り及び立下り両エッジごとに、所定値増
加する階段波を形成する。一方、基準信号の位相情報と
して水晶発振器の立上りごとに所定値増加する階段波を
形成する。これらの位相情報の所定期間どうしの増加量
を比較し、積分器等で信号処理を施し位相誤差信号を得
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期ル−プを用い
た周波数シンセサイザに係り、特に、位相比較結果がデ
ィジタル数値データで出力される周波数シンセサイザに
関する。

【０００２】

【従来の技術】周波数シンセサイザの構成法は、各種の
方法が知られており、特に集積回路の発達により位相同
期ループを用いた構成法がよく用いられる。多数の通信
チャネルを有する移動通信装置では、電圧制御発振器
（以下、ＶＣＯと称す。）と、可変分周器と、水晶発振
器とを用いて位相同期ループを構成し、可変分周器の分
周数を選択して必要な通信チャネル周波数を発生させ
る。位相同期ループを用いた周波数シンセサイザでは、
ＶＣＯの出力信号を可変分周器で分周した信号と、水晶
発振器出力から生成した基準信号との位相を位相比較器
で比較し、アナログ値の比較結果をフィルタにより積分
した後に、ＶＣＯの周波数制御端子に印加している。

【０００３】また、発振周波数の高い周波数シンセサイ
ザを実現する方法として、２つの分周比（１／Ｐ，１／
（Ｐ＋１）：Ｐは整数）を持つ２モジュラスプリスケー
ラ（以下、プリスケーラと称す。）を用いて上記位相同
期ル−プの可変分周器を構成する方法が提案されてい
る。この方式を用いることにより、任意の分周回路が実
現できるので、位相比較を行う基準周波数を可変するこ
となく発振周波数の高い周波数シンセサイザを実現でき
る。この種の装置として関連するものは、柳沢編、「Ｐ
ＬＬ（位相同期ル−プ）応用回路」総合電子出版、pp11
8-pp121、1977年9月が挙げられる。

【０００４】上記位相同期ル−プを用いた周波数シンセ
サイザでは、上記位相比較結果に高調波成分などが含ま
れているので、これらの成分を除くために上記フィルタ
の積分時定数を大きくする必要がある。特に、フィルタ
を構成するコンデンサの容量値が比較的大きくなる。一
方、周波数シンセサイザの用途として、多数の通信チャ
ネルを有する移動通信装置があり、通信チャネル周波数
を短時間で切替ることが必要になる。このため、可変分
周器の分周数を変えて通信チャネル周波数を切り替えよ
うとすると、コンデンサの充放電に時間を要するので高
速に周波数を切り替えることができないという問題があ
る。上記フィルタを構成するコンデンサの充放電に時間
を要するので、その実現に難があるという問題点があ
る。

【０００５】これを解決する周波数シンセサイザの構成
法が提案されている（参考文献、梶原、中川「高速周波
数ホッピングが可能なＰＬＬシンセサイザ」、電子情報
通信学会論文誌、Ｂ−IIvol.j73-B-II、No2、pp95-10
2、1990年2月）。この提案方式では位相比較そのものを
数値演算処理により行い、比較結果に含まれる高調波成
分を単純な演算によって除去することにより、上記フィ
ルタを不要とすることによって周波数切替時間の短縮化
を図るものである。

【０００６】

【発明が解決しようとする課題】上記文献に示されてい
る周波数シンセサイザ（以下、これを数値位相比較直流
化周波数シンセサイザという）においては、位相比較器
の出力を直流化する位相補正器の回路規模が大きくなる
という問題がある。また、数値位相比較直流化周波数シ
ンセサイザでは、位相比較する際に、正規化による誤差
が発生する。

【０００７】これらの問題点を解決する手段としては、
本件の出願人が先に出願している「特願平４−１０４７
８６号」に示されている発明がある。当該先の出願は、
電圧あるいは電流により発振周波数を制御して発振信号
を出力する電圧／電流制御発振器と、所定の周波数の基
準信号を出力する基準発振器とを有して位相同期ループ
を構成して発振周波数を制御する周波数シンセサイザに
おける周波数制御方法であって、前記発振信号に基づい
て、繰返し周波数ｆr₁（ただし、ｆr₁は、指示された周
波数をｆ_vとしたときに、ｆ_v＝Ｎ・ｆr₁の関係にある）
で、１周期あたり、指示された発振周波数を決定するた
めに設定されるＮ（ただし、Ｎは自然数）回標本化して
位相情報を出力し、位相情報を、周期１／（ｍＫｆ_r1）
（ただし、Ｋおよびｍは自然数）毎に標本化して前後す
る位相情報を比較して微分位相を求めて、求めた微分位
相をｍＫ倍して微分位相情報を出力し、該微分位相情報
と基準微分位相情報であるｍＮとを比較して微分位相差
を求め、該微分位相差を積分して位相誤差を求めること
により、発振信号の周波数を制御する方法について述べ
ている。

【０００８】上記先の出願においては、位相比較する際
に、位相情報の抽出を特定の周期で標本化して行ってい
る。この特定の周期を短くすると、量子化誤差を少なく
することができるが、周波数シンセサイザのクロックが
高速になるため、消費電力が増大する。また、基準信号
の位相情報とＶＣＯ出力信号の位相情報とは、非同期で
あり、位相情報の抽出時に、クロックの立上りのタイミ
ングが重なると、値が不安定になることがあり、誤差が
発生する。

【０００９】本発明の目的は、位相比較で発生する誤差
を低減する周波数シンセサイザを提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、電圧あるいは電流により発振周波数を制御して発振
信号を出力する電圧／電流制御発振器と、所定の周波数
の基準信号を出力する基準発振器とを有し、前記発振信
号の位相位置を示す位相情報と前記基準信号の位相位置
を示す位相情報とに基づいて位相差を検出し、位相同期
ループを構成して発振周波数を制御する周波数シンセサ
イザにおいて、前記基準発振器の基準信号を、周波数ｆ
ｒに分周した場合の最大位相情報を値ｍＫＮ（ただし、
ｍ、ＫおよびＮは自然数）として位相情報を抽出して出
力する基準信号位相発生手段と、前記電圧／電流制御発
振器の発振信号から位相情報を抽出して出力する発振信
号位相発生手段と、前記基準信号位相発生手段からの位
相情報と、前記発振信号位相発生手段からの位相情報と
の位相差を求めて当該位相差を出力する位相比較器と、
前記位相差に基づいて信号処理を行なう信号処理部と、
前記信号処理部の出力信号を電圧あるいは電流に変換す
る変換器とを有し、前記発振信号位相発生手段は、前記
発振信号の位相情報として、前記発振信号を周波数ｆｓ
（ただし、ｆｓは、電圧／電流制御発振器において発振
させたい発振信号の周波数をｆｖとしたときに、ｆｖ＝
Ｎ×ｆｓ＝Ｎ×ｆｒ／Ｋの関係にある）に分周した場合
の分周信号の最大位相情報を値ｍＫＮとし、当該分周し
た場合の一周期の間に、Ｎ×ｉ回（ただし、ｉは自然
数）標本化した場合の位相情報を出力する。

【００１１】前記発振信号位相発生手段は、前記発振信
号を周波数ｆｓに分周した場合の一周期の間に、当該分
周信号の周期のＰ分の１の周期ごとにＳ回標本化し（た
だし、Ｓは自然数）、かつ、当該分周信号の周期の（Ｐ
＋１）分の１の周期ごとに（Ｍ−Ｓ）回標本化し（ただ
し、Ｍは自然数であり、かつ、Ｎ＝（Ｐ＋１）Ｓ＋Ｐ
（Ｍ−Ｓ）を満たす）、前記ｉを２として前記標本化回
数のそれぞれ２倍で標本化したときの位相情報を出力す
ることができる。

【００１２】前記発振信号位相発生手段は、前記発振信
号を選択的にＰもしくは（Ｐ＋１）で分周し、分周した
信号を出力信号として出力する２モジュラス・プリスケ
ーラと、前記２モジュラス・プリスケーラの出力信号に
基づいて前記Ｓまでをカウントするスワローカウンタお
よび前記Ｍまでをカウントするメインカウンタを備える
パルススワロー式可変分周器と、前記標本化回数のそれ
ぞれ２倍で標本化するために、前記２モジュラス・プリ
スケーラの出力信号の立上りおよび立下りを検出する両
エッジ検出回路と、前記２モジュラス・プリスケーラに
おいて選択されたＰもしくは（Ｐ＋１）の分周数を検出
する選択検出回路と、前記両エッジ検出回路で検出した
立上りおよび立下りごとに、前記選択検出回路で検出し
た分周数に応じて、Ｐ／２もしくは（Ｐ／２＋１）を選
択し、当該選択した値を累積して位相情報として出力
し、前記周波数ｆｒの１周期間ごとに、前記累積した値
をクリアする位相発生部とを備えることができる。

【００１３】また、前記発振信号位相発生手段は、前記
発振信号を固定数Ｃ（ただし、Ｃは自然数）で分周し、
分周した信号を出力信号として出力するプリスケーラ
と、該プリスケーラの出力信号に基づいて、当該出力信
号を分周するために、可変分周数Ｎｄ（ただし、Ｎｄ
は、自然数であり、可変できる）までカウントするモジ
ュロＮｄカウンタと、前記プリスケーラの出力信号の立
上りおよび立下りを検出する両エッジ検出回路と、前記
両エッジ検出回路で検出した立上りおよび立下りごと
に、Ｃ／２の値を累積して位相情報として出力し、前記
周波数ｆｒの１周期間ごとに、前記累積した値をクリア
する位相発生部とを備えることができる。

【００１４】前記基準信号位相発生手段は、位相情報の
代わりに、前記基準信号の微分位相を求めて出力し、前
記発振信号位相発生手段は、位相情報の代わりに、前記
発振信号の微分位相を求めて出力し、前記位相比較器
は、位相差を出力する代わりに、前記基準信号位相発生
手段による微分位相と前記発振信号位相発生手段による
微分位相との差を微分位相差として求め、当該微分位相
差を積分して位相誤差を求めて前記信号処理部に出力す
る積分器をさらに有することができる。

【００１５】さらに、前記両エッジ検出回路、前記選択
検出回路および前記位相発生部を、複数群有し、前記２
モジュラスプリスケーラの出力信号を、前記群に対応し
てそれぞれ所定値ずつ遅延させた信号を出力する遅延回
路と、前記複数群の各々の位相発生部からの位相情報を
平均化した信号を出力する平均化回路とをさらに有する
ようにしてもよい。

【００１６】

【作用】基準発振器は、所定の周波数の基準信号を出力
する。基準信号位相発生手段は、前記基準発振器の基準
信号を、周波数ｆｒに分周した場合の最大位相情報を値
ｍＫＮ（ただし、ｍ、ＫおよびＮは自然数）として位相
情報を抽出して出力する。

【００１７】一方、電圧／電流制御発振器は、電圧ある
いは電流により発振周波数を制御して発振信号を出力す
る。発振信号位相発生手段は、前記電圧／電流制御発振
器の発振信号から位相情報を抽出して出力する。前記発
振信号位相発生手段は、前記発振信号の位相情報とし
て、前記発振信号を周波数ｆｓ（ただし、ｆｓは、電圧
／電流制御発振器において発振させたい発振信号の周波
数をｆｖとしたときに、ｆｖ＝Ｎ×ｆｓ＝Ｎ×ｆｒ／Ｋ
の関係にある）に分周した場合の分周信号の最大位相情
報を値ｍＫＮとし、当該分周した場合の一周期の間に、
Ｎ×ｉ回（ただし、ｉは自然数）標本化した場合の位相
情報を出力する。

【００１８】位相比較器は、前記基準信号位相発生手段
からの位相情報と、前記発振信号位相発生手段からの位
相情報との位相差を求めて当該位相差を出力する。信号
処理部では、前記位相差に基づいて信号処理を行なう。
変換器は、前記信号処理部の出力信号を電圧あるいは電
流に変換する。前記変換器からの出力信号により電圧／
電流制御発振器の発振周波数を制御する。

【００１９】この場合、基準信号位相発生手段は、基準
信号の位相情報として、上記基準発振器出力信号（周波
数ｆｒ０）を周波数ｆｒに分周した場合の最大位相情報
（２π）を値ｍＫＮとすることにより、特定の抽出間隔
で、等しい増加率の階段波を生成する。

【００２０】他方、発振信号位相発生手段は、電圧／電
流制御発振器の出力信号の位相情報として、電圧／電流
制御発振器出力信号を、周波数ｆｓに分周した場合の最
大位相情報（２π）を値ｍＫＮとすることにより、正規
化する際の誤差を小さくする。さらに、分周した場合の
一周期の間に、Ｎ×ｉ回（ただし、ｉは自然数）標本化
することにより、標本化誤差を小さくする。

【００２１】具体的には、前記発振信号位相発生手段
を、２モジュラス・プリスケーラ、パルススワロー式可
変分周器、両エッジ検出回路、選択検出回路および位相
発生部により構成する。この場合、２モジュラス・プリ
スケーラは、発振信号を選択的にＰもしくは（Ｐ＋１）
で分周し、分周した信号を出力信号として出力する。パ
ルススワロー式可変分周器のスワローカウンタは、前記
２モジュラス・プリスケーラの出力信号に基づいて前記
Ｓまでをカウントする。また、２モジュラス・プリスケ
ーラの出力信号に基づいてメインカウンタは、前記Ｍま
でをカウントする。両エッジ検出回路は、前記標本化回
数のそれぞれ２倍で標本化するために、前記２モジュラ
ス・プリスケーラの出力信号の立上りおよび立下りを検
出する。選択検出回路は、前記２モジュラス・プリスケ
ーラにおいて選択されたＰもしくは（Ｐ＋１）の分周数
を検出する。位相発生部は、前記両エッジ検出回路で検
出した立上りおよび立下りごとに、前記選択検出回路で
検出した分周数に応じて、Ｐ／２もしくは（Ｐ／２＋
１）を選択し、当該選択した値を累積して位相情報とし
て出力し、前記周波数ｆｒの１周期間ごとに、前記累積
した値をクリアする。これにより、上記プリスケーラに
よって分周した信号の立上りおよび立ち下がりごとに、
標本化を行うことになるので、動作クロックの周波数を
高速にすることなく、標本化回数を上げることができ
る。

【００２２】同様に、モジュロＮｄカウンタを備える場
合にもプリスケーラによって分周した信号の立上りおよ
び立ち下がりごとに、標本化を行うことができる。

【００２３】また、これら２つの位相情報の増加分どう
しを位相比較器に入力し演算を行うことにより、この演
算結果は、２つの位相情報を微分して比較したことにな
る。したがって、この演算結果を、積分器で積分するこ
とにより、位相誤差信号を得る。この位相誤差信号をＤ
／Ａ変換器でアナログ信号に変換した後、電圧／電流制
御発振器の周波数制御端子に印加して、位相同期ループ
を形成する。

【００２４】以上のようにして形成したプリスケーラ分
周出力の立上りと立下りとの両エッジ毎に、抽出した位
相情報が電圧／電流制御発振器出力信号の位相情報とな
る。すなわち、基準信号の位相情報の値は、（スタート
時にゼロとした時）周期Ｔ後にはｍＮＫになる。同様に
して、電圧／電流制御発振器の周波数が基準信号と一致
したとすると、電圧／電流制御発振器出力信号の位相情
報の周期Ｔ後の値を求めると、次のようになる。周期Ｔ
の期間に、分周数（Ｐ＋１）の分周がＳ回、分周数Ｐの
分周が（Ｍ−Ｓ）回実現される。ここで、Ｍ、Ｓおよび
Ｎには、以下に示す（数１）の関係がある。

【００２５】

【数１】Ｎ＝（Ｍ−Ｓ）×Ｐ＋Ｓ×（Ｐ＋１） … （数１）また、電圧／電流制御発振器出力信号の位相情報の周期
Ｔ後の値は、ｍＮＫとなり、基準信号のそれと一致す
る。

【００２６】また、上記プリスケーラの分周出力は、例
えば、ハイレベル期間の分周数はＰ／２、ローレベル期
間の分周数は、分周数ＰのときにはＰ／２、分周数（Ｐ
＋１）のときには（１＋Ｐ／２）となっている。したが
って、プリスケーラの立上り、立下りの両エッジで、そ
の時の分周数（Ｐ，あるいは１＋Ｐ／２）をＫ倍した増
加分にて増加する階段波を生成することにより、電圧／
電流制御発振器出力信号の位相情報が得られる。このよ
うにして、前述の場合よりも増加分がほぼ１／２となる
電圧／電流制御発振器出力信号の位相情報を得ることが
できるので、電圧／電流制御発振器出力信号の位相情報
を数値に変換する時の量子化誤差を１／２にできる。

【００２７】

【実施例】始めに図１を参照して微分位相周波数シンセ
サイザの基本原理を説明した後で、図２および図３を参
照して本発明の具体的な実施例を説明する。

【００２８】本発明の基本原理を示す実施例である微分
位相周波数シンセサイザのブロック図を図１に示す。

【００２９】図１において、微分位相周波数シンセサイ
ザは、基準発振器１１、階段状波基準信号発生部１２、
基準信号微分位相発生部１３、クロック発生部１４、電
圧（あるいは、電流）制御発振器１５、階段信号発生部
１６、階段信号微分位相発生部１７、微分位相比較器１
８、積分器１９、信号処理部２０、電圧（あるいは、電
流）変換部２１およびインタフェイス部２２を有してい
る。

【００３０】クロック発生部１４は、基準発振器１１の
出力信号から周波数ｆｒ１を有する第１クロック、周波
数ｆｒ１のＫ（ただし、Ｋは自然数）倍の周波数ｆｒ２
を有する第２クロック、および、構成各部の動作に必要
な各種タイミングクロックを発生し、構成要素各部１
２、１３、１７〜２０に必要なクロックを供給する。階
段状波基準信号発生部１２は、分周器、数値制御発振
器、または、分周器と数値制御発振器との組合せにより
構成されており、基準発振器１１の出力信号から繰返し
周波数ｆｒ１の階段状波形を有する基準信号を発生す
る。基準信号微分位相発生部１３は、周波数ｆｒ２毎に
基準信号の微分位相情報を発生する。階段状波基準信号
発生部１２および基準信号微分位相発生部１３を合わせ
て、基準信号微分位相発生手段とし、基準発振器１１の
基準信号から位相情報を抽出し、微分位相を求めて出力
するようにしてもよい。

【００３１】階段信号発生部１６は、分周器、数値制御
発振器、または、分周器と数値制御発振器との組合せに
より構成されており、電圧（あるいは、電流）制御発振
器１５の出力信号から繰返し周波数ｆｒ１の階段状波形
を有する階段信号を発生する。階段信号微分位相発生部
１７は、周波数ｆｒ２毎に階段信号の微分位相情報を発
生する。階段信号発生部１６および階段信号微分位相発
生部１７を合わせて、発振信号微分位相発生手段とし、
電圧制御発振器１５の発振信号から位相情報を抽出し、
微分位相を求めて出力するようにしてもよい。

【００３２】微分位相比較器１８は、基準信号微分位相
情報と階段信号微分位相情報との微分位相差分を求め
る。積分器１９は、その微分位相差分を積分することに
よって基準信号と階段信号との位相差分情報とする。信
号処理部２０は、積分器１９からの位相差分情報に対し
てフィルタリングしたり、初期値を加算する等の信号処
理を施す。変換部２１は、信号処理部２０の出力信号を
発振器１５の周波数制御に適した電圧または電流信号に
変換し、発振器１５の周波数を制御する。インタフェイ
ス部２２は、例えば、上記分周器の分周数や上記初期値
などを、例えばマイクロプロセッサ（図示せず）から受
け取り、必要な構成要素各部に送出する。マイクロプロ
セッサは、発振器１５の周波数を制御するために、電圧
制御発振器の発振周波数を決定するために設定される数
値Ｎや、初期値などをインタフェイス部２２を介して指
示できる。

【００３３】本実施例では、基準信号と階段信号との微
分位相差分、すなわち、周波数差を求めた後、積分する
ことによって位相差分情報を得ているので、基準信号と
階段信号との位相差分を直接求めた場合に発生する位相
飛びが発生しない。すなわち、本実施例で求めた位相差
分情報は必然的に直流化されており、直流化回路が不要
で、かつ、位相同期ループの高速引込みが可能となる。

【００３４】本実施例において、階段信号発生部１６が
発生する階段信号が周波数ｆｒ１の一周期Ｔ内に有する
最大値を基準信号微分位相情報とする。すなわち、周波
数ｆｒ２毎に上記最大値ずつ増加する周期Ｔの数値制御
発振器を想定し、その出力信号の微分位相を求めること
と等価となる。更に、この基準信号微分位相情報と周波
数ｆｒ２毎の階段信号微分位相情報のＫ倍との差分を微
分位相差分とすることによって、正規化処理が不要とな
る。また、これによって階段状波基準信号発生部１２と
基準信号微分位相発生部１３が事実上不要となり、回路
構成が簡単になるという特徴がある。

【００３５】以上のように構成することにより、上記階
段状波基準信号発生部１２〜タイミング発生部１４と、
階段信号発生部１６〜信号処理部２０との各ブロック
は、ディジタル信号で処理することができる。したがっ
て、信号処理部２０の出力信号は数値データで表される
ことになる。この数値データ（位相差分情報）を、変換
部２１で発振器１５の周波数制御に適した電圧または電
流信号に変換し、発振器１５の周波数を制御する。

【００３６】次に、本発明の一実施例を、図２および図
３を参照して説明する。図２に、本実施例のブロック図
を示し、図３に、２モジュラスプリスケーラの動作タイ
ミングチャートを示す。

【００３７】図２において、図１と同一個所および同等
部分には、同一符号を付している。図２に示すように、
周波数シンセサイザ30は、基準発振器11、クロック発生
部14、ＶＣＯ15、２モジュラスプリスケーラ３１（以
下、プリスケーラと称す。）、スワローカウンタ３２
（以下、Ｓカウンタと称す。）、メインカウンタ３３
（以下、Ｍカウンタと称す。）、選択信号形成回路３
４、両エッジ検出回路３５、プリスケーラ微分位相発生
部３７、微分位相比較器18、積分器19、信号処理部20お
よびＤ／Ａ変換器21を有している。さらに、クロック発
生部１４は、分周数Ｌを有する分周器１４１と、分周数
Ｋを有する分周器１４２と、各種クロックを発生するタ
イミング発生器１４３とを備えている。また、プリスケ
ーラ微分位相発生部３７は、セレクタ３７１、加算器３
７２、レジスタ３７３、フリップフロップ３７４および
乗算器３７５を備えている。

【００３８】ＶＣＯの発振周波数が高い場合、２つの分
周数Ｐ１、Ｐ２を有する２モジュラスプリスケーラ３１
と、分周数Ｍを有する可変分周Ｍカウンタ３３と、分周
数Ｓを有する可変分周Ｓカウンタ３２とから構成された
パルス・スワロー式可変分周器が一般に用いられる。こ
の時、ＶＣＯ発振周波数ｆｖｏは基準第１クロック周波
数をｆｒ１とすると、下記に示す数２のようになる。

【００３９】

【数２】ｆvo＝{Ｐ2・Ｓ＋Ｐ1・(Ｍ−Ｓ)}・ｆr1≡Ｎ・ｆr1 (数２)

【００４０】

【数３】Ｎ＝Ｐ2・Ｓ＋Ｐ1・(Ｍ−Ｓ)＝Ｃ（ＰＭ＋Ｓ） (数３) ここで、Ｐ1とＰ2の関係は、

【００４１】

【数４】Ｐ1＝Ｃ・Ｐ、Ｐ2＝Ｃ・(Ｐ＋１) (数４) であり、Ｐは２のｐ乗または１０のｐ乗、Ｃは、自然数
であり、Ｐに対応する２進数か１０進数で示されるが、
１に設定されることが多い。発振周波数を変えるには少
なくとも分周数Ｍ、Ｓの一方を変えて行う。この実施例
ではＰ１＝１２８，Ｐ２＝１２９，Ｃ＝１とする。

【００４２】本実施例においては、分周数Ｐ1＝ＣＰ(た
だし、Ｐは自然数)と分周数Ｐ2＝Ｃ(Ｐ＋１)とを有する
２モジュラス・プリスケーラと、可変分周数Ｍのメイン
・カウンタと、可変分周数Ｓのスワロー・カウンタとを
備えて、総合分周数Ｎt＝Ｐ2・Ｓ＋Ｐ1・(Ｍ−Ｓ)＝Ｃ
(ＰＭ＋Ｓ)≡Ｃ・Ｎdを有するパルススワロー式可変分
周器により、前述の図１に示す階段信号発生部１６を構
成している。この場合、前記基準信号微分位相発生部１
３は、微分位相情報として前記分周数Ｎt＝ＣＮdを出力
して微分位相比較器１８に入力する。前記階段信号微分
位相発生部１７は、プリスケーラ微分位相発生部３７で
構成し、前記２モジュラス・プリスケーラの出力信号を
入力する両エッジ検出回路３５からの信号をクロックと
して、前記スワロー・カウンタから前記２モジュラス・
プリスケーラに帰還される分周数選択信号に基づく選択
信号形成回路３４の選択信号に応じて前記分周数Ｐ／２
または１＋Ｐ／２を前記周波数ｆr2の一周期間累積した
値をＫ倍して微分位相情報として出力する。

【００４３】図２において、基準発振器１１は、例え
ば、水晶発振器であり、発振周波数ｆｒ０のクロック信
号を出力する。クロック発生部１４は、基準発振器１１
の出力信号を分周器１４１で分周して周波数ｆｒ２を有
する第２クロックと、この第２クロックを分周器１４２
で分周して周波数ｆｒ１を有する第１クロックと、周波
数ｆｒ０，ｆｒ１，ｆｒ２の３つのクロックに基づいて
他の回路ブロックの操作に必要な各種クロックとを発生
する。ＶＣＯ１５は、電圧制御信号により発振周波数が
制御される電圧制御発振器であり、Ｄ／Ａ変換器２１の
出力電圧によって制御される発振周波数ｆｖｏの信号を
出力する。ＶＣＯ１５の出力信号は、プリスケーラ３１
のＣＫ端子に入力される（図３におけるＩＮ信号）。プ
リスケーラ３１は、分周数Ｐ１とＰ２とを有しており、
Ｍ端子に入力される信号（図３に示すＭ信号）により２
つの分周数の一方が選択される。プリスケーラ３１は、
その選択された分周数でＣＫ端子入力信号を分周して分
周クロックを出力する。この分周クロックは、Ｓカウン
タ３２とＭカウンタ３３のＣＫ端子に入力される。例え
ば、図２において、ｆｖｏ＝１ＧＨｚ程度、ｆｒ０＝１
２．８ＭＨｚ、Ｌ＝３２、Ｋ＝１６とすると、上記（数
２）におけるＮは４０，０００程度となる。Ｐ１＝１２
８であるので、この場合、Ｓカウンタ３２、Ｍカウンタ
３３のビット数は、それぞれ７，９ビットとなる。分周
数Ｎの下位７桁（Ｓ）はＳカウンタ３２に、その上位９
桁（Ｍ）はＭカウンタ３３にＤＴ端子から入力される。
Ｓカウンタ３２は、分周数Ｓを計数し終わるまでＣＡ端
子から出力する分周数選択信号ＭＤによってプリスケー
ラ３１の分周数をＰ２に設定し、その間、Ｍカウンタ３
３も同時に計数を行っている。Ｓカウンタ３２の計数が
終了すると、分周数選択信号ＭＤによってプリスケーラ
３１の分周数はＰ１が選択され、その後Ｍカウンタ３３
のみが計数を続行する。Ｍカウンタ３３が、分周数Ｍの
計数を終了すると、ＣＡ端子から出力するキャリ信号に
よりＳカウンタ３２およびＭカウンタ３３にそれぞれ分
周数Ｓ，Ｍを再度ＤＴ端子から入力すると共に、プリス
ケーラ３１の分周数はＰ２が選択されてＳカウンタ３
２、Ｍカウンタ３３は新たに計数を開始する。

【００４４】選択信号形成回路３４は、プリスケーラ３
１の分周数選択信号に基づいて、プリスケーラ３１の分
周クロックの立上りおよび立下りにあわせてプリスケー
ラ３１の分周がＰ１か、Ｐ２かを判別する信号を出力す
る。また、両エッジ検出回路３５は、プリスケーラ３１
の分周クロックの立上りと立下りとの両エッジを検出
し、検出信号を、プリスケーラ微分位相発生部３７のフ
リップフロップ３７３のＣ端子にクロックとして入力す
る。

【００４５】つぎに、プリスケーラ３１の動作を図３を
参照して詳述する。プリスケーラ３１は、分周数Ｐ１が
選択されている期間では、プリスケーラ３１に入力され
るＶＣＯ１５からの信号（ＩＮ信号）の立上りをＰ１／
２だけ計数したときにプリスケーラ３１の出力信号（Ｏ
ＵＴ信号）が、立上る（もしくは立下る）。さらに、Ｉ
Ｎ信号の立上りをＰ１／２だけ計数して立下る（もしく
は立上る）。すなわち、プリスケーラ３１のＯＵＴ信号
の１周期は、ＩＮ信号の１周期のＰ１倍に等しい。よっ
て、ＩＮ信号のＰ１分周が実現される。次に、分周数Ｐ
２が選択されている期間では、プリスケーラ３１は、Ｉ
Ｎ信号の立上りをＰ１／２だけ計数してＯＵＴ信号が、
例えば立上る。さらに、ＩＮ信号の立上りを（１＋Ｐ１
／２）だけ計数して立下る。すなわち、プリスケーラ３
１のＯＵＴ信号の１周期は、ＩＮ信号の１周期のＰ２倍
に等しい。よって、ＩＮ信号のＰ２分周が実現される。

【００４６】以上の信号を利用して、プリスケーラ微分
位相発生部３７によりＶＣＯ１５の出力信号の微分位相
情報を形成する。７桁セレクタ３７１のＡ入力端子に
は、分周数Ｐ１／２、Ｂ入力端子には分周数（１＋Ｐ１
／２）、Ｓ端子には選択信号形成回路３４の出力信号が
入力される。選択信号形成回路３４は、プリスケーラ３
１の分周数選択信号に基づいて、プリスケーラ３１の分
周クロックの立上りおよび立下りからプリスケーラ３１
の分周がＰ１／２か、（１＋Ｐ１／２）かを判別する信
号を出力する。したがって、セレクタ３７１のＹ出力端
子からは、プリスケーラ３１のＰ１／２、（１＋Ｐ１／
２）分周に対応した分周数が出力される。セレクタ３７
１の出力信号は、１３桁加算器３７２の下位７桁に入力
される。加算器３７２の加算出力は、１３桁レジスタ３
７３のＤ入力端子に入力される。レジスタ３７３のＤ入
力端子信号は、Ｃ端子に入力される両エッジ検出回路３
５の出力信号によってＱ端子に伝達され、出力される。
このレジスタ３７３のＱ出力信号は、加算器３７２のも
う１つの入力端子に入力される。また、レジスタ３７３
のＱ出力信号は、１３桁フリップフロップ３７４のＤ端
子に入力され、Ｃ端子に入力されるクロックＦｒ２１に
よってＱ端子に伝達され、出力される。このクロックＦ
ｒ２１がフリップフロップ３７４に入力された後、レジ
スタ３７３はＲ端子に入力されるクロックＦｒ２２によ
ってリセットされる。この結果、フリップフロップ３７
４の出力信号は、プリスケーラ３１の分周クロックの立
上りおよび立下りによって、周期１／ｆｒ２の間累積し
た値となる。

【００４７】この値をスタート時にゼロとした時に、周
期１／ｆｒ１の間累積した値は（数２）からわかるよう
にｍＮＫとなる。プリスケーラ微分位相発生部３７の階
段信号位相情報ΔＶは微分位相比較器１８に供給され
る。また、微分位相比較器１８に供給される基準信号微
分位相ΔＲは、（数３）のＮとする。この値をスタート
時にゼロとした時に、周期１／ｆｒ１の間累積した値は
ｍＮＫとなる。よって、以上のようにして形成した、プ
リスケーラ３１の分周出力の立上りおよび立下り両エッ
ジ毎に上記の増加分にて増加した階段波はＶＣＯ出力信
号の位相情報と一致する。

【００４８】本実施例では、プリスケーラ３１の分周ク
ロックの周波数は８ＭＨｚ弱であり、周波数ｆｒ２は４
００ｋＨｚであるので、加算器３７２とレジスタ３７３
の桁数は１３桁となる。乗算器３７５はフリップフロッ
プ３７４の出力信号にＫ＝２⁴を乗算し、乗算結果を１
８桁で出力する。乗算器３７５の機能はフリップフロッ
プ３７４の出力信号を上位へ４桁シフトして出力するこ
とにより実現できる。

【００４９】次に、本実施例の具体的な回路図を用いて
詳述する。図４は、図１における階段信号発生部１６と
階段信号微分位相発生部１７との具体的な回路図を示
す。図５は、図４中のタイミング形成回路４０の回路図
を示し、図６は、微分位相比較器１８の具体的な回路図
を示す。また、図７は、図４および図５に示す各部のタ
イミングチャートを示す。

【００５０】図４において、図２と同一部分および同等
個所には同一符号を付してある。図４において、３８
は、プリスケーラ３１の出力信号取り込み回路であっ
て、プリスケーラ３１の出力信号を取り込み微分位相情
報を出力する、図２における両エッジ検出回路３５およ
びプリスケーラ微分位相発生部３７の回路である。３９
は、２逓倍回路であり、基準発振器１１の出力信号を２
逓倍にする。４０は、タイミング形成回路であり、プリ
スケーラ３１の分周数情報を出力する。図５にタイミン
グ形成回路４０の詳細な回路を示す。４１〜４４はＤフ
リップフロップ４５および４６は７ビットのＤフリップ
フロップであり、下位１ビットと上位１ビットとを入力
することにより、６５（＝１０００００１）、６４（＝
１００００００）または０（＝０００００００）をラッ
チする。４７は８ビット加算器、４８および４９はＡＮ
Ｄゲート、５０はＮＡＮＤゲート、５１および５２はＯ
Ｒゲートである。また、図５において、５３〜５９はＤ
フリップフロップ、６１および６２はセット優先ＲＳフ
リップフロップ、６５〜７１はＡＮＤゲート、７２はイ
ンバータである。図６において、８０〜８７はインバー
タ、９１〜１０８は加算器である。

【００５１】２逓倍回路３９は、上記基準発振器１１の
出力信号（以下、基準信号と称す。図７において（ａ）
と示す）を２逓倍する。２逓倍後の信号を図７（ｂ）に
示す。この２逓倍信号をＤフリップフロップ４１および
４２のクロック端子に入力し、Ｄ端子に入力されるプリ
スケーラ３１の出力信号ＰＳＣＯ（図７（ｃ））をラッ
チする。図７（ｄ）にＦＦ４１のＱ出力を示す。図７
（ｅ）にＦＦ４２のＱ出力を示す。このＤフリップフロ
ップ４１、４２の出力信号をプリスケーラ出力信号とし
て、以降の信号処理を施す。このようにして、非同期信
号である基準信号とプリスケーラ３１の出力信号の同期
化が実現できる。

【００５２】Ｄフリップフロップ４１の出力信号、すな
わち、基準信号に同期したプリスケーラ３１の出力信号
の立上りおよび立下りの両エッジを検出するために、Ｄ
フリップフロップ４２において、Ｄフリップフロップ４
１の出力信号をラッチする。すなわち、Ｄフリップフロ
ップ４１のＱ出力がハイレベル、Ｄフリップフロップ４
２のＱ出力がローレベルであれば、Ｄフリップフロップ
４１のＱ出力の立上りが検出できる。このＤフリップフ
ロップ４１のＱ出力の立上りを検出した時にハイレベル
になる信号をＡＮＤゲート４８の出力に得る（図７
（ｇ）にＡＮＤゲート４８の出力信号を示す）。ＡＮＤ
ゲート４８の入力端子に丸印が記してあるが、これは入
力される信号を反転することを意味している。同様にし
て、ＡＮＤゲート４９の出力は、Ｄフリップフロップ４
１のＱ出力の立下りを検出した時にハイレベルになる
（図７（ｆ）にＡＮＤゲート４９の出力信号を示す）。
このＤフリップフロップ４１のＱ出力の立上りおよび立
下りを、プリスケーラ３１の分周数と対応させて検出す
ることによりＰ１／２と（１＋Ｐ１／２）の選択が可能
になる。この実施例では、プリスケーラ３１が（Ｐ２＝
Ｐ１＋１＝１２９）分周を行っている時（図７における
（ｌ）に、プリスケーラ３１の分周数の移り変わりを示
す）において、プリスケーラの分周出力ＰＳＣＯがハイ
レベルの期間（図７（ｃ）におけるハイレベルの期間）
は、（１＋Ｐ１／２＝６５）の分周が実現されている場
合を示す。それ以外の場合は（Ｐ１／２＝６４）分周が
実現されている。タイミング形成回路４０からプリスケ
ーラ３１の分周数情報がＮＡＮＤゲート５０に入力され
る。この実施例では、Ｐ１（＝１２８）分周のときに、
タイミング形成回路４０からハイレベル信号が出力され
る。これにより、ＰＳＣＯの立上りが検出され、１２９
分周を実現しているときだけ、ＮＡＮＤゲート５０の出
力信号はハイレベルになる。すなわち、７ビットのＤフ
リップフロップ４６は２進数表示の６５（＝１００００
０１）を基準信号の立上りに同期してラッチする（図７
（ｊ））。

【００５３】また、立上りが検出されＰ１分周を実現し
ているときは、７ビットのＤフリップフロップ４６は２
進数表示の６４（＝１００００００）を基準信号の立上
りに同期してラッチする。立上りが検出されない場合
は、７ビットのＤフリップフロップ４６は２進数表示の
０（＝０００００００）を基準信号の立上りに同期して
ラッチする。ここで、基準信号の立上りに同期して所定
値（６４、６５、あるいは０）をラッチするために、Ｄ
フリップフロップ４３とＯＲゲート５１とを設けている
（図７（ｉ）にＯＲゲート５１の出力信号を示す）。

【００５４】同様にして、Ｄフリップフロップ４１のＱ
出力の立下りを検出した時には、プリスケーラ３１の分
周数にかかわらず、７ビットのＤフリップフロップ４５
は２進数表示の６４（＝１００００００）を基準信号の
立上りに同期してラッチする（図７（ｋ）に、Ｄフリッ
プフロップ４５のＱ出力を示す）。立下りが検出されな
い場合は、７ビットのＤフリップフロップ４５は２進数
表示の０（＝０００００００）を基準信号の立上りに同
期してラッチする。ここでも同様に、基準信号の立上り
に同期して所定値（６４あるいは０）をラッチするため
に、Ｄフリップフロップ４４とＯＲゲート５２とを設け
ている（図７（ｈ））。

【００５５】上記７ビットＤフリップフロップ４５およ
び４６の出力信号を、８ビット加算器４７で加算するこ
とにより、プリスケーラ３１の立上りおよび立下り両エ
ッジで所定値増加する信号（図７（ｍ））が得られる。

【００５６】この８ビット加算器４７の出力信号にＫ＝
２⁴を乗算し、図６に示す微分位相比較器１８に入力す
る。すなわち、８ビット加算器４７の出力信号の小数点
位置を右に４ビットシフトした数を微分位相比較器１８
に入力する。また、微分位相比較器１８の他方には、基
準信号の立上りごとにＮ／Ｌだけ増加する階段波形を入
力する。この実施例では、Ｌ＝２⁵であるので、全分周
数Ｎを２進数表示したときに、その小数点位置を５ビッ
ト左にシフトした数を考慮すれば良い。以上の微分位相
比較器１８に入力される信号の小数点位置を一致させた
差分が、微分位相である。

【００５７】本実施例では、図６に示すように、８ビッ
ト加算器４７の出力信号をインバータ８０〜８７によ
り、すべて反転して、上記全分周数Ｎの２進数表示した
ものと加算器９１〜１０８により加算し、さらにキャリ
ー入力をハイレベルとすることにより実現する。このよ
うにして、本実施例では、基準信号の立上りごとに微分
位相を求められるので、精度の良い微分位相比較器１８
が実現できる。

【００５８】次に、図５に示すタイミング形成回路につ
いて説明する。タイミング形成回路は、プリスケーラ３
１の分周信号が、Ｐ１＝１２８であるかまたはＰ２＝１
２９であるかのモード判定信号を、プリスケーラ３１の
出力信号取り込み回路３８のＰＰＵ１に同期して出力す
るＰＯＵＴ１と、Ｓカウンタ３２およびＭカウンタ３３
のプリセット信号ＦＶ１と、プリスケーラ３１の分周数
（１２８または１２９）の選択信号ＭＯＤＥ１と、Ｓカ
ウンタ３２の入力クロックＳＣＫ１とを生成して出力す
る。

【００５９】まず、プリスケーラ３１の（Ｐ＋１）分周
が終了したならば、Ｓカウンタ３２の終了信号に相当す
る信号（ＳＣＡ）がＤフリップフロップ５４のＤ端子に
入力される。したがって、Ｓカウンタが終了した（（Ｐ
＋１）分周が終了した）ならば、ＲＳフリップフロップ
６２がセットされ、そのＱ出力はハイレベルに反転す
る。そのＱ出力をＤフリップフロップ５５で基準信号の
２逓倍信号（ＳＣＬＫ）の立上りに同期してラッチす
る。よってＤフリップフロップ５５のＱ出力は、基準信
号に同期して、ハイレベルに反転する。さらに、このＤ
フリップフロップ５５のＱ出力信号を、Ｄフリップフロ
ップ５９でラッチし、プリスケーラ３１のＰまたは（Ｐ
＋１）分周の判定信号（ＰＯＵＴ１）を得る。このＤフ
リップフロップ５９のクロック入力には、インバータ７
２を介して図４に示すＤフリップフロップ４１のＱ出力
の立上り検出信号（ＰＰＵ１）が入力されるので、その
ＰＰＵ１信号の立下りエッジに同期して、上記ＰＯＵＴ
１信号が確定する。

【００６０】同時に、ＡＮＤゲート７１によりＰＰＵ１
信号のＤフリップフロップ５８への入力を停止する。よ
って、Ｄフリップフロップ５８のＱ出力から出力されて
いたＳカウンタ３２の入力クロックが停止され、Ｓカウ
ンタ３２の動作が停止される。また、ＳＣＡ信号でＲＳ
フリップフロップ６１がセットされ、そのＱ出力は、ハ
イレベルに反転する。このＲＳフリップフロップ６１の
Ｑ出力をＤフリップフロップ５７で、プリスケーラ３１
の出力信号（ＰＳＣＯ）の立下りに同期してラッチする
ことにより、プリスケーラ３１の分周数選択信号（ＭＯ
ＤＥ１）を得る。よって、プリスケーラ３１はＰ分周を
開始する。このＰ分周は、Ｍカウンタ３３での計数が終
了するまでつづけられる。次に、Ｐ分周が終了したなら
ば、Ｍカウンタ３３の終了信号に相当する信号（ＭＣ
Ａ）がＤフリップフロップ５３のＤ端子に入力される。
したがって、Ｍカウンタが終了した（Ｐ分周が終了し
た）ならば、ＲＳフリップフロップ６１および６２がリ
セットされ、それらのＱ出力はローレベルに反転する。
ＲＳフリップフロップ６１のＱ出力をＤフリップフロッ
プ５７でＰＳＣＯ信号の立下りに同期してラッチするこ
とにより、プリスケーラ３１の分周数選択信号（ＭＯＤ
Ｅ１）を得る。また、ＲＳフリップフロップ６２のＱ出
力がローレベルになることによりＡＮＤゲート７１が開
き、Ｄフリップフロップ５８からＳカウンタ３２の入力
クロック出力される。よって、（Ｐ＋１）分周が再開さ
れることになる。また、Ｄフリップフロップ５５および
５９でＲＳフリップフロップ６２のＱ出力を、それぞれ
のタイミングでラッチして上記ＰＯＵＴ１信号を得る。
また、Ｄフリップフロップ５３の出力信号とＰＰＵ１信
号とをＡＮＤゲート６６に入力し、ＡＮＤゲート６６の
出力信号をＤフリップフロップ５６でＳＣＬＫ信号の立
上りに同期してラッチすることにより、Ｓカウンタ３２
およびＭカウンタ３３のプリセット信号（ＦＶ１）が得
られる。以上のようにして、（Ｐ＋１）分周がＳ回、Ｐ
分周が（Ｍ−Ｓ）回が連続して実現される。

【００６１】以上、プリスケーラ３１を２モジュラスプ
リスケーラの場合について説明しているが、固定数Ｃを
分周数とするプリスケーラと、その出力を分周する可変
分周数ＮｄのモジュロＮｄカウンタとから構成する場合
も、両エッジ検出回路を備えることにより同様に処理で
きる。すなわち、プリスケーラの分周クロックの立上り
および立下り毎に、上記分周数Ｃの１／２を周期１／ｆ
ｒ２の間累積した値をＶＣＯ側の微分位相とする。

【００６２】次に、ＶＣＯ出力信号の微分位相情報形成
時に、量子化誤差の増大する場合とその対策について説
明する。この量子化誤差が増大する場合は、図４におけ
るＤフリップフロップ４６のデータ入力の変化と、ＳＬ
ＣＫクロックの入力がほぼ同時になるタイミングが周期
的に存在する場合である。すなわち、プリスケーラ３１
の出力信号の立上りおよび立下りが、上記クロック入力
とほぼ一致する場合、そのクロック入力で確定するデー
タがクロック入力のわずかな変動により、例えば、立上
りを検出したり、しなかったりするので、そのデータか
ら形成する微分位相情報の誤差が増加してしまう。この
条件が満たされる条件は、ＶＣＯの発振周波数が基準信
号の周波数の整数倍になる場合である。この対策として
は、プリスケーラ３１の出力信号取り込み回路を複数備
えることにより、わずかに遅延させた信号から再度分周
数判定を行い、複数の微分位相情報を平均化してＶＣＯ
の微分位相情報とすることにより、Ｄフリップフロップ
４６の出力信号の確度を高め、その量子化誤差の低減を
図る。この対策について図８に示すブロック図を用いて
説明する。

【００６３】図８において、図４と同一個所および同等
部分には同一符号を付してある。図８において、１１０
はプリスケーラ３１の出力信号取り込み回路、１１１は
タイミング形成回路、１１２は加算器、１１３はインバ
ータである。

【００６４】プリスケーラ３１の出力信号取り込み回路
３８とタイミング形成回路４０とは前述の図４を参照し
て説明したようにＶＣＯ微分位相情報を形成する。同様
にして、プリスケーラ３１の出力信号取り込み回路１１
０とタイミング形成回路１１１とで、プリスケーラ３１
の出力信号を、インバータ１１３で遅延した信号からＶ
ＣＯ微分位相情報を形成する。また、タイミング形成回
路１１１の出力信号により、プリスケーラ３１の分周数
選択、Ｓカウンタ３２、Ｍカウンタ３３の制御を行う。
以上の２つの微分位相情報を加算器１１２で加算し、１
／２にすることにより、次段で微分位相比較を行うＶＣ
Ｏの微分位相情報を得る。１／２の演算は、得られた数
値データ（２進数）の小数点を１桁左に移動させること
で実現できる。以上の説明では、２段のプリスケーラ３
１の出力信号取り込み回路、および、タイミング形成回
路で説明したが、プリスケーラ３１の出力の遅延量、発
生する量子化誤差の大きさに応じて、その段数を決定す
れば良い。

【００６５】上記実施例では、微分位相周波数シンセサ
イザに適用した例について説明したが、基準信号と階段
信号との微分位相を発生しないで、直接に両者の位相を
比較する数値位相比較直流化周波数シンセサイザにも上
記と同様にして適用できる。以下に簡単に説明する。図
９は、数値位相比較直流化シンセサイザに適用したブロ
ック図である。

【００６６】図９において、図１と同一個所および同等
部分には同一符号を付してある。図９において、１１５
は数値位相比較直流化シンセサイザ、１１６は数値位相
比較器、１１７は信号処理部、１１８は階段信号発生部
である。

【００６７】上記シンセサイザは、前述の参考文献で提
案されているものであり、位相比較そのものを数値演算
処理により行うものである。階段状波基準信号発生部１
２は、具体的には周期Ｔ（Ｔは位相比較周期）を有する
基準信号の位相情報を周期Ｔ／Ｋ（Ｋは整数）毎に２π
／Ｋずつ増加させ、周期Ｔごとにリセットする階段波形
を出力する。一方、階段信号発生部１１８は、前述と同
様に、プリスケーラの分周出力信号の立上りおよび立下
りの両エッジ毎に所定値づつ増加させて周期Ｔ後の累積
データを２πで正規化した後、位相情報として周期Ｔ／
Ｋ毎の階段波形を出力する。以上２つの信号の位相情報
を数値位相比較器１１６に入力し、数値引算を行い出力
する。この時、数値位相比較器１１６に入力される２つ
の信号の周波数が一致していても両位相情報の初期位相
が一致していないと、数値位相比較器１１６の出力には
±２πのジャンプが生じる。そこで、信号処理部１１７
でこのジャンプの両側の一方を２πシフトすることによ
り、位相比較値を直流化する。この直流化操作は、数値
位相比較器１１６の出力Ｅに下式（数５）の数学演算を
行い、直流化位相誤差を求める。

【００６８】

【数５】Ｅ’＝ｍｏｄ｛（Ｅ＋３π），２π｝−π … （数５）ここで、ｍｏｄ｛Ａ，Ｂ｝はＡをＢで除した時の剰余を
示す。

【００６９】更に、位相比較結果に含まれる高調波成分
を単純な演算によって除去することにより、ＬＰＦを不
要とできる。

【００７０】次に、本発明の周波数シンセサイザの電圧
制御発振器１５のループゲイン制御動作について説明す
る。図１０は、ループゲイン制御部分のブロック図を示
す。

【００７１】図１０において、図１と同一部分および同
等個所には同一符号を付してある。１１９は、シフトレ
ジスタであり、信号処理部２０からの制御信号を保持す
る。１２０は、ゲインシフトタイミング形成回路であ
り、シフトレジスタ１１９へのデータのラッチタイミン
グと、所定ビット数シフトのためのシフトパルスを供給
する。１２１は、タイマ回路であり、収束動作開始から
予め設定した時間を計測する。１２３は、差分回路であ
り、信号処理部２０の出力データの連続するデータの差
分を検出する。１２２は、比較器であり、差分回路１２
３で検出した差分値と所定値との大小を比較する。１２
４はＡＮＤゲートである。

【００７２】図１０において、信号処理部２０は、入力
される位相誤差信号に対して、フィルタリング等の処理
を行い、２０ビット程度の制御データを出力する。この
出力信号をシフトレジスタ１１９を介して、電圧変換部
２１に供給しＶＣＯ１５の制御信号を得る。

【００７３】一般に、位相同期ループのループゲイン
は、高い方がその収束動作を早くできる。また、ＶＣＯ
１５の発振周波数が所定周波数内にロックした場合は、
その高調波成分を除去するために、位相同期ループの帯
域を狭くする必要があり、そのためには、ループゲイン
を低くしないと発振してしまう。そこで、本発明の周波
数シンセサイザでは、所定周波数内にロックするまで
は、高いループゲインとし、所定周波数内にロックした
ならば、そのループゲインを低くするというループゲイ
ンの制御を行う。すなわち、シフトレジスタ１１９は、
この位相同期ループがロックするまでは、データのシフ
トは行わずにラッチ動作だけを行い、ロックしたときに
は、所定ビット数下位ビットの方にシフトすることによ
り、ループゲインの低減を図っている。例えば、シフト
レジスタ１１９に入力されたデータを所定ビット数（例
えば、２ビット）下位ビットの方にシフトすることによ
り、データに１／２²＝１／４を乗算したことになり、
ループゲインも１／４になる。この時、この位相同期ル
ープのロック検出は、上記信号処理部２０から出力され
るデータの変動量を差分回路において観測すれば良い。
すなわち、この変動量が電圧変換部２１で電圧に変換さ
れ、ＶＣＯ１５の発振周波数を変動させることになるか
ら、この周波数変動量を上記信号処理部２０の出力デー
タから検出できる。この信号処理部２０の出力データの
連続するデータの差分を差分回路１２３で検出し、その
差分値と変動量の所定値との大小を比較器１２２で比較
し、発振周波数の変動量の所定値との大小を検出する。
この変動量が所定値よりも大きければ、シフトレジスタ
１１９は単にラッチ動作を行うだけである。この変動量
が所定値よりも小さくなったならば、シフトレジスタ１
１９は入力されたデータを所定ビット数下位ビットの方
にシフトする。ゲインシフトタイミング形成回路１２０
は、シフトレジスタ１１９へのデータのラッチタイミン
グと、所定ビット数シフトのためのシフトパルスを供給
する。タイマ回路１２１は、上記比較器１２２の誤判定
を防止するために、収束動作を開始してから所定時間経
過した後の、上記発振周波数の変動量の検出結果を有効
にするための回路である。したがって、タイマ回路１２
３の出力信号と比較器の出力信号とをＡＮＤゲート１２
４に入力して、両者がともにハイレベルになったとき
に、シフトレジスタ１１９のビットシフト動作を行うよ
うにゲインシフトパルスを形成する。このゲインシフト
タイミング形成回路１２０について、図１１および図１
２を用いて詳述する。図１１は、ゲインシフトタイミン
グ形成回路１２０の具体的な回路図、図１２はその各部
動作タイミングチャートである。

【００７４】図１１において、図１０と同一部分および
同等個所には同一符号を付してある。１２５は、タイマ
回路であり、収束動作開始から予め設定した時間を計測
する。１２６は、３ビットカウンタ、１２７は、ＲＳフ
リップフロップ、１２８および１２９はＡＮＤゲート、
１３０および１３１はインバータである。

【００７５】図１１において、タイマ回路１２１と比較
器１２２との出力信号がともにハイレベルになるまで
は、ＡＮＤゲート１２８の出力は、図１２における信号
ｂに示すように、ハイレベルにならない。また、ＡＮＤ
ゲート１２８の出力がハイレベルにならないと、基準ク
ロックが３ビットカウンタ１２６に入力されない。した
がって、ＡＮＤゲート１２９から、図１２における信号
ｅに示すように、シフトパルスが出力されない。シフト
レジスタ１１９のラッチパルスは、図１２における信号
ｄに示すように、前段の信号処理部２０の出力データが
確定する毎に、インバータ１３１を介してラッチパルス
が入力される。同時に、このラッチパルスは、ＲＳフリ
ップフロップ１２７のセット入力端子に入力され、その
Ｑ出力はハイレベルになる。また、このラッチパルスは
３ビットカウンタ１２６のプリセット（ＰＥ）端子に入
力され、３ビットカウンタ１２６に初期値を設定する。
タイマ回路１２１と比較器１２２との出力信号がともに
ハイレベルになった（発振周波数の変動量が所定値以下
になった）ならば、ＡＮＤゲート１２８から基準クロッ
クが３ビットカウンタ１２６のクロック（ＣＫ）端子に
入力され、その計数動作を開始する。このカウンタ１２
６が所定値計数した後に、キャリー信号（ＴＣ）を出力
する。そのＴＣ信号がＲＳフリップフロップ１２７のリ
セット端子に入力され、ＲＳフリップフロップ１２７の
Ｑ出力はローレベルに反転する。したがって、所定数の
シフトパルスが、ＡＮＤゲート１２９からシフトレジス
タ１１９に入力される。また、ＲＳフリップフロップの
Ｑ出力が３ビットカウンタ１２６のクロック禁止（Ｃ
Ｅ）端子に入力され、ＴＣ信号が出力された後の、カウ
ンタ動作を停止する。以上のように、発振周波数の変動
量が所定値以下になったならば、シフトレジスタ１１９
で所定ビット数入力データをシフトしてループゲインを
低減することができる。タイマ回路１２５は、収束動作
スタート信号（図１２における信号ａに示す）から所定
時間の後には、更にシフトビット数を増加して、ループ
ゲインを低減するものである。本実施例では、ロック検
出後に３ビットのビットシフト、タイマ回路１２５の出
力信号（図１２ｃ）がハイレベルに反転した以降は４ビ
ットのビットシフトを実現している。本実施例では、上
述のように簡単な構成で、位相同期ループのループゲイ
ンの制御ができるという効果がある。

【００７６】次に、通信装置に本発明による周波数シン
セサイザを用いた場合の通信装置の構成図を図１３に示
す。

【００７７】図１３に示す通信装置１３８は、前述の周
波数シンセサイザ１３２と、周波数シンセサイザ１３２
からの発振信号をもとにして情報を送信する送信部１３
３と、周波数シンセサイザ１３２からの発振信号をもと
にして情報を受信する受信部１３４と、前記送受信部と
の情報の授受および周波数シンセサイザを制御するため
の装置制御部１３５とを備える。また、送信および受信
に使用するアンテナ１３６と、送信信号と受信信号とを
分波するための分波器１３７とをさらに備える。この通
信装置１３８の送信部１３３は、周波数シンセサイザ１
３２からの発振信号をもとにして情報を送信し、受信部
１３４は周波数シンセサイザ１３２からの発振信号をも
とにして情報を受信し、装置制御部１３５は上記送受信
部との情報の授受および周波数シンセサイザ１３２を制
御する。装置制御部１３５は、前述のマイクロプロセッ
サを含み、周波数シンセサイザ１３２に対して発振周波
数を変更するための分周数Ｎや、初期値Ｉｎｉｔを与え
ることができる。また、装置制御部１３５は、必要に応
じて送信部１３３および受信部１３４の制御をすること
ができ、また、マン・マシンインタフェイスを含む。

【００７８】本発明によれば、高速周波数切替が可能に
なり、周波数切替が遅い周波数シンセサイザを２台並列
に設けて交互に動作させて高速化を図った装置よりも小
型の装置を実現できる効果がある。更に、本発明によれ
ば、周波数シンセサイザの大部分がディジタル回路であ
り、全ＬＳＩ化、またはＶＣＯを除いた部分のＬＳＩ化
が可能である。したがって、小型の周波数シンセサイ
ザ、または、それを適用した小型の装置を実現できる効
果がある。

【００７９】本実施例によれば、位相比較情報が数値デ
ータで表現される、周波数シンセサイザにおいて、ＶＣ
Ｏ側信号をプリスケーラで分周した出力信号の立上り、
立下りの両エッジごとに所定値を累積していくことによ
りその位相情報を形成でき、更に、その所定値をＰ／２
程度に小さくできるので、その位相情報の量子化誤差も
小さくできるという効果がある。

【００８０】

【発明の効果】ＶＣＯ出力信号の位相情報を細かい周期
で精度良く得られるので、位相同期ループの量子化誤差
を低減できる効果がある。

【図面の簡単な説明】

【図１】本発明の基本原理を示す周波数シンセサイザの
ブロック図。

【図２】本発明のブロック図。

【図３】２モジュラスプリスケーラの動作タイミングチ
ャート。

【図４】本発明のデータ取込回路の具体的な回路図。

【図５】本発明のデータ取込回路のタイミング形成回路
の具体的な回路図。

【図６】本発明の微分位相比較器の具体的な回路図。

【図７】図４、図５の各部のタイミングチャート。

【図８】量子化誤差の増加を低減させる対策を実現する
ブロック図。

【図９】本発明を数値位相比較直流化シンセサイザに適
用したブロック図。

【図１０】ループゲイン制御部分のブロック図。

【図１１】ゲインシフトタイミング発生回路１２０の具
体的な回路図。

【図１２】図１１の各部動作タイミングチャート。

【図１３】通信装置に本発明による周波数シンセサイザ
を用いた場合の構成図。

【符号の説明】

11…基準発振器、12…階段状波基準信号発生部、13…基
準信号微分位相発生部、14…クロック発生部、15…電圧
（あるいは、電流）制御発振器、16…階段信号発生部、
17…階段信号微分位相発生部、18…微分位相比較器、19
…積分器、20…信号処理部、21…電圧（あるいは、電
流）変換部、22…インタフェイス部、31…２モジュラス
プリスケーラ、32…スワローカウンタ、33…メインカウ
ンタ、34…選択信号形成回路、35…両エッジ検出回路、
371…セレクタ、372…加算器、373…レジスタ、374…フ
リップフロップ、375…乗算器。

Claims

【特許請求の範囲】

【請求項１】電圧あるいは電流により発振周波数を制御
して発振信号を出力する電圧／電流制御発振器と、所定
の周波数の基準信号を出力する基準発振器とを有し、前
記発振信号の位相位置を示す位相情報と前記基準信号の
位相位置を示す位相情報とに基づいて位相差を検出し、
位相同期ループを構成して発振周波数を制御する周波数
シンセサイザにおいて、前記基準発振器の基準信号を、周波数ｆｒに分周した場
合の最大位相情報を値ｍＫＮ（ただし、ｍ、ＫおよびＮ
は自然数）として位相情報を抽出して出力する基準信号
位相発生手段と、前記電圧／電流制御発振器の発振信号から位相情報を抽
出して出力する発振信号位相発生手段と、前記基準信号位相発生手段からの位相情報と、前記発振
信号位相発生手段からの位相情報との位相差を求めて当
該位相差を出力する位相比較器と、前記位相差に基づいて信号処理を行なう信号処理部と、前記信号処理部の出力信号を電圧あるいは電流に変換す
る変換器とを有し、前記発振信号位相発生手段は、前記発振信号の位相情報
として、前記発振信号を周波数ｆｓ（ただし、ｆｓは、
電圧／電流制御発振器において発振させたい発振信号の
周波数をｆｖとしたときに、ｆｖ＝Ｎ×ｆｓ＝Ｎ×ｆｒ
／Ｋの関係にある）に分周した場合の分周信号の最大位
相情報を値ｍＫＮとし、当該分周した場合の一周期の間
に、Ｎ×ｉ回（ただし、ｉは自然数）標本化した場合の
位相情報を出力することを特徴とする周波数シンセサイ
ザ。
【請求項２】請求項１において、前記発振信号位相発生
手段は、前記発振信号を周波数ｆｓに分周した場合の一周期の間
に、当該分周信号の周期のＰ分の１の周期ごとにＳ回標
本化し（ただし、Ｓは自然数）、かつ、当該分周信号の
周期の（Ｐ＋１）分の１の周期ごとに（Ｍ−Ｓ）回標本
化し（ただし、Ｍは自然数であり、かつ、Ｎ＝（Ｐ＋
１）Ｓ＋Ｐ（Ｍ−Ｓ）を満たす）、前記ｉを２として前
記標本化回数のそれぞれ２倍で標本化したときの位相情
報を出力することを特徴とする周波数シンセサイザ。
【請求項３】請求項２において、前記発振信号位相発生
手段は、前記発振信号を選択的にＰもしくは（Ｐ＋１）で分周
し、分周した信号を出力信号として出力する２モジュラ
ス・プリスケーラと、前記２モジュラス・プリスケーラの出力信号に基づいて
前記Ｓまでをカウントするスワローカウンタおよび前記
Ｍまでをカウントするメインカウンタを備えるパルスス
ワロー式可変分周器と、前記標本化回数のそれぞれ２倍で標本化するために、前
記２モジュラス・プリスケーラの出力信号の立上りおよ
び立下りを検出する両エッジ検出回路と、前記２モジュラス・プリスケーラにおいて選択されたＰ
もしくは（Ｐ＋１）の分周数を検出する選択検出回路
と、前記両エッジ検出回路で検出した立上りおよび立下りご
とに、前記選択検出回路で検出した分周数に応じて、Ｐ
／２もしくは（Ｐ／２＋１）を選択し、当該選択した値
を累積して位相情報として出力し、前記周波数ｆｒの１
周期間ごとに、前記累積した値をクリアする位相発生部
とを備えることを特徴とする周波数シンセサイザ。
【請求項４】請求項１において、前記発振信号位相発生
手段は、前記発振信号を固定数Ｃ（ただし、Ｃは自然数）で分周
し、分周した信号を出力信号として出力するプリスケー
ラと、該プリスケーラの出力信号に基づいて、当該出力信号を
分周するために、可変分周数Ｎｄ（ただし、Ｎｄは、自
然数であり、可変できる）までカウントするモジュロＮ
ｄカウンタと、前記プリスケーラの出力信号の立上りおよび立下りを検
出する両エッジ検出回路と、前記両エッジ検出回路で検出した立上りおよび立下りご
とに、Ｃ／２の値を累積して位相情報として出力し、前
記周波数ｆｒの１周期間ごとに、前記累積した値をクリ
アする位相発生部とを備えることを特徴とする周波数シ
ンセサイザ。
【請求項５】請求項１において、前記基準信号位相発生手段は、位相情報の代わりに、前
記基準信号の微分位相を求めて出力し、前記発振信号位相発生手段は、位相情報の代わりに、前
記発振信号の微分位相を求めて出力し、前記位相比較器は、前記位相差を出力する代わりに、前
記基準信号位相発生手段による微分位相と前記発振信号
位相発生手段による微分位相との差を微分位相差として
求め、当該微分位相差を積分して位相誤差を求めて前記信号処
理部に出力する積分器をさらに有することを特徴とする
周波数シンセサイザ。
【請求項６】請求項３において、前記両エッジ検出回
路、前記選択検出回路および前記位相発生部を、複数群
有し、前記２モジュラスプリスケーラの出力信号を、前記群に
対応してそれぞれ所定値ずつ遅延させた信号を出力する
遅延回路と、前記複数群の各々の位相発生部からの位相情報を平均化
した信号を出力する平均化回路とをさらに有する周波数
シンセサイザ。
【請求項７】電圧あるいは電流により発振周波数を制御
して発振信号を出力する電圧／電流制御発振器と、所定
の周波数の基準信号を出力する基準発振器とを有し、前
記発振信号の位相位置を示す位相情報と前記基準信号の
位相位置を示す位相情報とに基づいて位相差を検出し、
位相同期ループを構成して発振周波数を制御する周波数
シンセサイザにおいて、前記基準発振器の基準信号から位相情報を抽出して出力
する基準信号位相発生手段と、前記電圧／電流制御発振器の発振信号から位相情報を抽
出して出力する発振信号位相発生手段と、前記基準信号位相発生手段からの位相情報と、前記発振
信号位相発生手段からの位相情報との位相差を求めて当
該位相差を出力する位相比較器と、前記位相差に基づいて信号処理を行なう信号処理部と、前記信号処理部の出力信号を電圧あるいは電流に変換す
る変換器とを有し、前記発振信号位相発生手段は、前記発振信号を選択的にＰもしくは（Ｐ＋１）で分周
し、分周した信号を出力信号として出力する２モジュラ
ス・プリスケーラと、前記２モジュラス・プリスケーラの出力信号に基づいて
前記Ｓまでをカウントするスワローカウンタおよび前記
Ｍまでをカウントするメインカウンタを備えるパルスス
ワロー式可変分周器と、前記２モジュラス・プリスケーラの出力信号の立上りお
よび立下りを検出する両エッジ検出回路と、前記２モジュラス・プリスケーラにおいて選択されたＰ
もしくは（Ｐ＋１）の分周数を検出する選択検出回路
と、前記両エッジ検出回路で検出した立上りおよび立下りご
とに、前記選択検出回路で検出した分周数に応じて、Ｐ
／２もしくは（Ｐ／２＋１）を選択し、当該選択した値
を累積して位相情報として出力し、前記周波数ｆｒの１
周期間ごとに、前記累積した値をクリアする位相発生部
とを備えることを特徴とする周波数シンセサイザ。