JP3270268B2 - Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 - Google Patents
Ｐｌｌシンセサイザ装置及びこれを用いた無線装置Info
- Publication number
- JP3270268B2 JP3270268B2 JP28520494A JP28520494A JP3270268B2 JP 3270268 B2 JP3270268 B2 JP 3270268B2 JP 28520494 A JP28520494 A JP 28520494A JP 28520494 A JP28520494 A JP 28520494A JP 3270268 B2 JP3270268 B2 JP 3270268B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- pll
- counter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、セルラー無線機などに
用いて好適なＰＬＬシンセサイザ装置及びこれを用いた
無線装置に関する。
用いて好適なＰＬＬシンセサイザ装置及びこれを用いた
無線装置に関する。
【０００２】
【従来の技術】セルラー無線電話機などの無線装置で
は、その送信部や受信部に局部発振器の発振周波数を可
変としてチャンネル切替え可能にしたり、安定化したり
するために、ＰＬＬ周波数シンセサイザが設けられてい
る。
は、その送信部や受信部に局部発振器の発振周波数を可
変としてチャンネル切替え可能にしたり、安定化したり
するために、ＰＬＬ周波数シンセサイザが設けられてい
る。
【０００３】図１２はかかる従来のＰＬＬ周波数シンセ
サイザの一例を示したブロック図であって、１はこのＰ
ＬＬ周波数シンセサイザ、２〜６は入力端子、７はシフ
トレジスタ、８はカウンタ、９はリファレンスカウン
タ、１０は位相比較器、１１はスイッチ、１２，１３は
出力端子、１４はループフィルタである。
サイザの一例を示したブロック図であって、１はこのＰ
ＬＬ周波数シンセサイザ、２〜６は入力端子、７はシフ
トレジスタ、８はカウンタ、９はリファレンスカウン
タ、１０は位相比較器、１１はスイッチ、１２，１３は
出力端子、１４はループフィルタである。
【０００４】同図において、ＰＬＬ周波数シンセサイザ
１はシフトレジスタ７、プリスケーラやスワローカウン
タ，プログラムカウンタなどで構成されるカウンタ８や
リファレンスカウンタ９、位相比較器１０及びスイッチ
１１で構成されており、出力端子１２，１３からの出力
信号によってループフィルタ１４の時定数が切り換えら
れる。ループフィルタ１４の出力信号は、図示しない
が、例えば送信機や受信機の局部発振器としてのＶＣＯ
（電圧制御発振器）に制御信号として供給され、この制
御信号によってＶＣＯの発振周波数が制御される。
１はシフトレジスタ７、プリスケーラやスワローカウン
タ，プログラムカウンタなどで構成されるカウンタ８や
リファレンスカウンタ９、位相比較器１０及びスイッチ
１１で構成されており、出力端子１２，１３からの出力
信号によってループフィルタ１４の時定数が切り換えら
れる。ループフィルタ１４の出力信号は、図示しない
が、例えば送信機や受信機の局部発振器としてのＶＣＯ
（電圧制御発振器）に制御信号として供給され、この制
御信号によってＶＣＯの発振周波数が制御される。
【０００５】このＶＣＯの出力信号ＦVCOが入力端子２
から入力され、カウンタ８により分周比ｍで分周された
後、位相比較器１５に供給される。また、水晶振動子な
どを用いた図示しない基準発振器からの安定した周波数
の基準信号ＦOSCは入力端子６から入力され、リファレ
ンスカウンタ９により分周比ｎで分周された後、位相比
較器１０に供給される。位相比較１０では、これら２つ
の分周出力信号の位相が比較されてその位相差に応じた
信号が出力され、この出力信号は、スイッチ１１に供給
されるとともに、出力端子１３に供給される。スイッチ
１１がオフしているときには、出力端子１３に得られる
位相比較器１０の出力信号がループフィルタ１４を介し
てＶＣＯに制御信号として供給され、また、スイッチ１
１がオンしているときには、ループフィルタ１４の時定
数が小さいものに切り換えられ、位相比較器１０の出力
信号がスイッチ１１を通り、出力端子１２及びこのルー
プフィルタ１４を介してＶＣＯに制御信号として供給さ
れる。
から入力され、カウンタ８により分周比ｍで分周された
後、位相比較器１５に供給される。また、水晶振動子な
どを用いた図示しない基準発振器からの安定した周波数
の基準信号ＦOSCは入力端子６から入力され、リファレ
ンスカウンタ９により分周比ｎで分周された後、位相比
較器１０に供給される。位相比較１０では、これら２つ
の分周出力信号の位相が比較されてその位相差に応じた
信号が出力され、この出力信号は、スイッチ１１に供給
されるとともに、出力端子１３に供給される。スイッチ
１１がオフしているときには、出力端子１３に得られる
位相比較器１０の出力信号がループフィルタ１４を介し
てＶＣＯに制御信号として供給され、また、スイッチ１
１がオンしているときには、ループフィルタ１４の時定
数が小さいものに切り換えられ、位相比較器１０の出力
信号がスイッチ１１を通り、出力端子１２及びこのルー
プフィルタ１４を介してＶＣＯに制御信号として供給さ
れる。
【０００６】かかる構成によってＰＬＬが形成され、上
記基準発振器から出力される基準信号ＦOSCの周波数を
ｆOSCとすると、ＶＣＯの出力信号ＦVCOの周波数ｆVCO
は、 ｆVCO＝ｆOSC・ｍ／ｎ で安定化する。
記基準発振器から出力される基準信号ＦOSCの周波数を
ｆOSCとすると、ＶＣＯの出力信号ＦVCOの周波数ｆVCO
は、 ｆVCO＝ｆOSC・ｍ／ｎ で安定化する。
【０００７】カウンタ８の分周比ｍやリファレンスカウ
ンタ９の分周比ｎは、入力端子３からシフトレジスタ７
に入力されるデータＤＨでの設定データＤＴに応じた値
に設定される。
ンタ９の分周比ｎは、入力端子３からシフトレジスタ７
に入力されるデータＤＨでの設定データＤＴに応じた値
に設定される。
【０００８】入力端子５から入力されるロードイネーブ
ル信号ＬＥが“Ｌ”（ローレベル）のとき、入力端子３
からシリアルのデータＤＨが入力され、これに同期して
入力端子４から入力されるクロックφにより、シフトレ
ジスタ７に取り込まれる。データＤＨは、図１３に示す
ように、最上位ビットＭＳＢから最下位ビットＬＳＢま
での所定ビット数の設定データＤＴとこれに続く１ビッ
トのレジスタ選択ビットＨorLとからなり、設定データ
ＤＴの最上位ビットＭＳＢから順にレジスタ選択ビット
ＨorLまでシリアルに入力端子３から入力されて、これ
ら各ビットがクロックφの立上りエッジでシフトレジス
タ７に順次取り込まれる。レジスタ選択ビットＨorL
は、この設定データＤＴをカウンタ８，リファレンスカ
ウンタ９のいずれに設定するものであるかを決めるもの
である。
ル信号ＬＥが“Ｌ”（ローレベル）のとき、入力端子３
からシリアルのデータＤＨが入力され、これに同期して
入力端子４から入力されるクロックφにより、シフトレ
ジスタ７に取り込まれる。データＤＨは、図１３に示す
ように、最上位ビットＭＳＢから最下位ビットＬＳＢま
での所定ビット数の設定データＤＴとこれに続く１ビッ
トのレジスタ選択ビットＨorLとからなり、設定データ
ＤＴの最上位ビットＭＳＢから順にレジスタ選択ビット
ＨorLまでシリアルに入力端子３から入力されて、これ
ら各ビットがクロックφの立上りエッジでシフトレジス
タ７に順次取り込まれる。レジスタ選択ビットＨorL
は、この設定データＤＴをカウンタ８，リファレンスカ
ウンタ９のいずれに設定するものであるかを決めるもの
である。
【０００９】かかるデータＤＨがシフトレジスタ７に取
り込まれた後、図１３に示したように、ロードイネーブ
ル信号ＬＥを“Ｈ”（ハイレベル）または“ＯＰＥＮ”
とし、これにともなって、シフトレジスタ７からレジス
タ選択ビットＨorLで指定されるカウンタ８またはリフ
ァレンスカウンタ９に設定データＤＴがパラレルデータ
として転送され、カウンタ８またはリファレンスカウン
タ９にこの設定データＤＴに応じた分周比ｍまたはｎが
設定される。
り込まれた後、図１３に示したように、ロードイネーブ
ル信号ＬＥを“Ｈ”（ハイレベル）または“ＯＰＥＮ”
とし、これにともなって、シフトレジスタ７からレジス
タ選択ビットＨorLで指定されるカウンタ８またはリフ
ァレンスカウンタ９に設定データＤＴがパラレルデータ
として転送され、カウンタ８またはリファレンスカウン
タ９にこの設定データＤＴに応じた分周比ｍまたはｎが
設定される。
【００１０】また、上記のようにロードイネーブル信号
ＬＥが“Ｈ”または“ＯＰＥＮ”となると、スイッチ１
１がオンしてループフィルタ１４の時定数が小さくな
り、この時定数でループフィルタ１４からＶＣＯに制御
信号が送られる。これにより、カウンタ８またはリファ
レンスカウンタ９での分周比ｍまたはｎの設定後のロッ
クアップの高速化が図られる。
ＬＥが“Ｈ”または“ＯＰＥＮ”となると、スイッチ１
１がオンしてループフィルタ１４の時定数が小さくな
り、この時定数でループフィルタ１４からＶＣＯに制御
信号が送られる。これにより、カウンタ８またはリファ
レンスカウンタ９での分周比ｍまたはｎの設定後のロッ
クアップの高速化が図られる。
【００１１】
【発明が解決しようとする課題】上記のように、従来の
ＰＬＬ周波数シンセサイザでは、一般に、ループフィル
タ１４の時定数を切り替え可能とし、シフトレジスタ７
でのデータＤＨの取込み終了後、ロードイネーブル信号
ＬＥを“Ｈ”とすることにより、スイッチ１１をオンし
てループフィルタ１４の時定数が小さくなるようにして
いる。ところで、ロックアップの高速化を図るために
は、ループフィルタ１４の時定数が小さい期間をある程
度長くする必要があり、このため、シフトレジスタ７で
の設定データの取込み終了後所定時間ｔLEだけロードイ
ネーブル信号ＬＥを“Ｈ”に保持しなければならない。
一方、ロードイネーブル信号ＬＥが“Ｈ”のときにデー
タＤＨが入力されると、このデータＤＨはシフトレジス
タ７を素通りしてカウンタ８またはリファレンスカウン
タ９に転送され、そこに設定されている分周比ｍまたは
ｎを破壊してしまう。このため、データＤＨを入力する
ときには、ロードイネーブル信号ＬＥが“Ｌ”でなけれ
ばならない。
ＰＬＬ周波数シンセサイザでは、一般に、ループフィル
タ１４の時定数を切り替え可能とし、シフトレジスタ７
でのデータＤＨの取込み終了後、ロードイネーブル信号
ＬＥを“Ｈ”とすることにより、スイッチ１１をオンし
てループフィルタ１４の時定数が小さくなるようにして
いる。ところで、ロックアップの高速化を図るために
は、ループフィルタ１４の時定数が小さい期間をある程
度長くする必要があり、このため、シフトレジスタ７で
の設定データの取込み終了後所定時間ｔLEだけロードイ
ネーブル信号ＬＥを“Ｈ”に保持しなければならない。
一方、ロードイネーブル信号ＬＥが“Ｈ”のときにデー
タＤＨが入力されると、このデータＤＨはシフトレジス
タ７を素通りしてカウンタ８またはリファレンスカウン
タ９に転送され、そこに設定されている分周比ｍまたは
ｎを破壊してしまう。このため、データＤＨを入力する
ときには、ロードイネーブル信号ＬＥが“Ｌ”でなけれ
ばならない。
【００１２】このようなことから、図１４に示すよう
に、第１のデータＤＨでカウンタ８またはリファレンス
カウンタ９の分周比ｍまたはｎを設定した後、新たな第
２のデータＤＨをシフトレジスタ７に取り込んでカウン
タ８またはリファレンスカウンタ９の分周比ｍまたはｎ
を変更する場合には、“Ｈ”であるロードイネーブル信
号ＬＥを一度第２のデータＤＨの期間ｔ1よりも長い期
間ｔ2だけ“Ｌ”とし、この期間ｔ2内で第２のデータＤ
Ｈをシフトレジスタ７に取り込んだ後、再度ロードイネ
ーブル信号ＬＥを“Ｈ”とするという動作が行なわれる
が、第１のデータＤＨを取込み設定してから第２のデー
タＤＨを取り込むまでのロードイネーブル信号ＬＥが
“Ｈ”の期間ｔLEは、上記のロックアップの高速化を図
るために必要なループフィルタ１４の時定数を小さくし
ておく期間以上でなければならない。
に、第１のデータＤＨでカウンタ８またはリファレンス
カウンタ９の分周比ｍまたはｎを設定した後、新たな第
２のデータＤＨをシフトレジスタ７に取り込んでカウン
タ８またはリファレンスカウンタ９の分周比ｍまたはｎ
を変更する場合には、“Ｈ”であるロードイネーブル信
号ＬＥを一度第２のデータＤＨの期間ｔ1よりも長い期
間ｔ2だけ“Ｌ”とし、この期間ｔ2内で第２のデータＤ
Ｈをシフトレジスタ７に取り込んだ後、再度ロードイネ
ーブル信号ＬＥを“Ｈ”とするという動作が行なわれる
が、第１のデータＤＨを取込み設定してから第２のデー
タＤＨを取り込むまでのロードイネーブル信号ＬＥが
“Ｈ”の期間ｔLEは、上記のロックアップの高速化を図
るために必要なループフィルタ１４の時定数を小さくし
ておく期間以上でなければならない。
【００１３】即ち、第１のデータＤＨを取込み設定した
後に次の第２のデータＤＨを取り込むためには、最低で
も、ロックアップの高速化を図るためにロードイネーブ
ル信号ＬＥを“Ｈ”にしておかなければならない上記所
定時間ｔLEを経過しなければならず、ロードイネーブル
信号ＬＥが“Ｈ”である期間には、新たなデータＤＨが
入力端子３から入力されないようにしている。このた
め、上記従来のＰＬＬ周波数シンセサイザでは、カウン
タ８やリファレンスカウンタ９で分周比ｍまたはｎを変
更したいときには、ロードイネーブル信号ＬＥが“Ｌ”
になるまで待たなければならず、より一層の高速化を図
ることが困難であった。
後に次の第２のデータＤＨを取り込むためには、最低で
も、ロックアップの高速化を図るためにロードイネーブ
ル信号ＬＥを“Ｈ”にしておかなければならない上記所
定時間ｔLEを経過しなければならず、ロードイネーブル
信号ＬＥが“Ｈ”である期間には、新たなデータＤＨが
入力端子３から入力されないようにしている。このた
め、上記従来のＰＬＬ周波数シンセサイザでは、カウン
タ８やリファレンスカウンタ９で分周比ｍまたはｎを変
更したいときには、ロードイネーブル信号ＬＥが“Ｌ”
になるまで待たなければならず、より一層の高速化を図
ることが困難であった。
【００１４】このことは、例えば、かかるＰＬＬ周波数
シンセサイザを使用したセルラー無線電話システムにお
いては、特に重要な問題となる。かかるシステムでは、
地域毎に区分されるセルでは、複数のチャンネルが設定
されており、各セルでは、使用されていないチャンネル
の使用を夫々のセルの中央局が許可する。従って、セル
ラー無線電話機が自動車に載置されている場合、この自
動車がセルを通過して新たなセルに入る毎に、使用チャ
ンネルが指定される。そこで、例えば、自動車が２つの
セルの境界に沿って移動し、これらセルを短時間で交互
に出入りするような場合、短時間でチャンネルの切替え
が指示されるが、上記従来のＰＬＬ周波数シンセサイザ
を使用している場合には、その分周比の切替えがチャン
ネル切替えの指示に追従できず、一瞬通話が途切れると
いうような事態も生ずることになる。
シンセサイザを使用したセルラー無線電話システムにお
いては、特に重要な問題となる。かかるシステムでは、
地域毎に区分されるセルでは、複数のチャンネルが設定
されており、各セルでは、使用されていないチャンネル
の使用を夫々のセルの中央局が許可する。従って、セル
ラー無線電話機が自動車に載置されている場合、この自
動車がセルを通過して新たなセルに入る毎に、使用チャ
ンネルが指定される。そこで、例えば、自動車が２つの
セルの境界に沿って移動し、これらセルを短時間で交互
に出入りするような場合、短時間でチャンネルの切替え
が指示されるが、上記従来のＰＬＬ周波数シンセサイザ
を使用している場合には、その分周比の切替えがチャン
ネル切替えの指示に追従できず、一瞬通話が途切れると
いうような事態も生ずることになる。
【００１５】本発明の目的は、かかる問題を解消し、分
周比変更の際の待ち時間を短縮し、迅速に分周比の変更
を行なうことができるようにしたＰＬＬシンセサイザ装
置及びこれを用いた無線装置を提供することにある。
周比変更の際の待ち時間を短縮し、迅速に分周比の変更
を行なうことができるようにしたＰＬＬシンセサイザ装
置及びこれを用いた無線装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、上記従来の構成に加え、上記スイッチを
オン状態に設定する第１の制御信号（上記ロードイネー
ブル信号に相当する）の立上りエッジを検出して、短か
いパルス幅の第２の制御信号（ラッチクロック）を生成
する手段を設け、シフトレジスタが、該第２の制御信号
により、取り込んだ設定データに応じた分周比を第１の
カウンタまたは第２のカウンタに設定するようにする。
に、本発明は、上記従来の構成に加え、上記スイッチを
オン状態に設定する第１の制御信号（上記ロードイネー
ブル信号に相当する）の立上りエッジを検出して、短か
いパルス幅の第２の制御信号（ラッチクロック）を生成
する手段を設け、シフトレジスタが、該第２の制御信号
により、取り込んだ設定データに応じた分周比を第１の
カウンタまたは第２のカウンタに設定するようにする。
【００１７】
【作用】第１の制御信号が立ち上がると、スイッチは所
定期間オン状態に保持されるのであるが、この第１の制
御信号の立上りエッジで生成される第２の制御信号はパ
ルス幅が短かく、この第２の制御信号でシフトレジスタ
が第１または第２のカウンタの分周比設定を行なうと、
シフトレジスタは次の設定データの取り込みが可能な状
態となる。従って、ロックアップの高速化を図るため
に、第１の制御信号の“Ｈ”の期間（即ち、スイッチの
オン期間）を長くしても、この期間に次の設定データを
シフトレジスタに取り込んで保持しておくことができ、
第１，第２のカウンタの分周比の設定に要する時間を短
縮することができる。
定期間オン状態に保持されるのであるが、この第１の制
御信号の立上りエッジで生成される第２の制御信号はパ
ルス幅が短かく、この第２の制御信号でシフトレジスタ
が第１または第２のカウンタの分周比設定を行なうと、
シフトレジスタは次の設定データの取り込みが可能な状
態となる。従って、ロックアップの高速化を図るため
に、第１の制御信号の“Ｈ”の期間（即ち、スイッチの
オン期間）を長くしても、この期間に次の設定データを
シフトレジスタに取り込んで保持しておくことができ、
第１，第２のカウンタの分周比の設定に要する時間を短
縮することができる。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明によるＰＬＬ周波数シンセサイザの一
実施例を示すブロック図であって、１５はラッチクロッ
ク生成回路であり、図１２に対応する部分には同一符号
をつけて重複する説明を省略する。
る。図１は本発明によるＰＬＬ周波数シンセサイザの一
実施例を示すブロック図であって、１５はラッチクロッ
ク生成回路であり、図１２に対応する部分には同一符号
をつけて重複する説明を省略する。
【００１９】同図において、この実施例は、ラッチクロ
ック生成回路１５が設けられていること以外、図１２に
示した従来のＰＬＬ周波数シンセサイザ１と同様の構成
をなしている。また、ここでも、この実施例によってＰ
ＬＬが形成されているものとする。
ック生成回路１５が設けられていること以外、図１２に
示した従来のＰＬＬ周波数シンセサイザ１と同様の構成
をなしている。また、ここでも、この実施例によってＰ
ＬＬが形成されているものとする。
【００２０】ラッチクロック生成回路１５は、入力端子
５から入力されるロードイネーブル信号ＬＥを入力デー
タとし、入力端子６から入力される図示しない基準発振
器からの基準信号ＦOSCをクロックとするものであっ
て、この基準信号ＦOSCでロードイネーブル信号ＬＥの
立上りエッジを検出し、この基準信号ＦOSCに位相同期
して基準信号ＦOSCの１サイクル分のパルス幅のラッチ
クロックＬC を生成する。
５から入力されるロードイネーブル信号ＬＥを入力デー
タとし、入力端子６から入力される図示しない基準発振
器からの基準信号ＦOSCをクロックとするものであっ
て、この基準信号ＦOSCでロードイネーブル信号ＬＥの
立上りエッジを検出し、この基準信号ＦOSCに位相同期
して基準信号ＦOSCの１サイクル分のパルス幅のラッチ
クロックＬC を生成する。
【００２１】ロードイネーブル信号ＬＥが“Ｌ”で入力
端子３から図１３に示したようなシリアルの設定データ
ＤＴとレジスタ選択ビットＨorLとからなるデータＤＨ
が入力され、これが入力端子４からのクロックφによっ
てシフトレジスタ７に取り込まれる。そして、図１３に
示したようにロードイネーブル信号ＬＥが“Ｈ”になる
と、その立上りエッジの直後にラッチクロック生成回路
１５からシフトレジスタ７に“Ｈ”のラッチクロックＬ
Cが供給され、これにより、シフトレジスタ７からレジ
スタ選択ビットＨorLで指定されるカウンタ８またはリ
ファレンスカウンタ９に設定データＤＴがパラレルデー
タとして転送される。このようにして、カウンタ８また
はリファレンスカウンタ９の分周比ｍまたはｎがラッチ
クロックＬC のタイミングで変更される。
端子３から図１３に示したようなシリアルの設定データ
ＤＴとレジスタ選択ビットＨorLとからなるデータＤＨ
が入力され、これが入力端子４からのクロックφによっ
てシフトレジスタ７に取り込まれる。そして、図１３に
示したようにロードイネーブル信号ＬＥが“Ｈ”になる
と、その立上りエッジの直後にラッチクロック生成回路
１５からシフトレジスタ７に“Ｈ”のラッチクロックＬ
Cが供給され、これにより、シフトレジスタ７からレジ
スタ選択ビットＨorLで指定されるカウンタ８またはリ
ファレンスカウンタ９に設定データＤＴがパラレルデー
タとして転送される。このようにして、カウンタ８また
はリファレンスカウンタ９の分周比ｍまたはｎがラッチ
クロックＬC のタイミングで変更される。
【００２２】ここで、リファレンスカウンタ９とプリス
ケーラ分周比設定レジスタを１組とし、カウンタ８内の
プログラムカウンタとスワローカウンタを１組として、
例えば、レジスタ選択ビットＨorLが“Ｈ”のときに
は、リファレンスカウンタ９とプリスケーラ分周比設定
レジスタが選択されてこのプリスケーラ分周比設定レジ
スタに設定データＤＴが設定され、また、レジスタ選択
ビットＨorLが“Ｌ”のときには、カウンタ８内のプロ
グラムカウンタとスワローカウンタレジスタが選択され
てスワローカウンタレジスタに設定データＤＴが設定さ
れ、夫々で分周比ｎまたはｍの変更が行なわれる。
ケーラ分周比設定レジスタを１組とし、カウンタ８内の
プログラムカウンタとスワローカウンタを１組として、
例えば、レジスタ選択ビットＨorLが“Ｈ”のときに
は、リファレンスカウンタ９とプリスケーラ分周比設定
レジスタが選択されてこのプリスケーラ分周比設定レジ
スタに設定データＤＴが設定され、また、レジスタ選択
ビットＨorLが“Ｌ”のときには、カウンタ８内のプロ
グラムカウンタとスワローカウンタレジスタが選択され
てスワローカウンタレジスタに設定データＤＴが設定さ
れ、夫々で分周比ｎまたはｍの変更が行なわれる。
【００２３】なお、データＤＨのデータ長はロードイネ
ーブル信号ＬＥが“Ｈ”となる直前からシフトレジスタ
１３のビット長分であり、かかるデータＤＨがシフトレ
ジスタ１３のビット長を超えるときには、設定データＤ
Ｔの最上位ビットＭＳＢからシフトレジスタ１３のビッ
ト長を超える分までのデータが無視され（この場合のＰ
ＬＬ周波数シンセサイザでは、かかるデータは不要なも
のとなっている）、レジスタ選択ビットＨorLと最下位
ビットＬＳＢから数えてシフトレジスタ１３のビット長
分となる設定データＤＴの部分とが有効なものであっ
て、シフトレジスタ７に取り込まれる。
ーブル信号ＬＥが“Ｈ”となる直前からシフトレジスタ
１３のビット長分であり、かかるデータＤＨがシフトレ
ジスタ１３のビット長を超えるときには、設定データＤ
Ｔの最上位ビットＭＳＢからシフトレジスタ１３のビッ
ト長を超える分までのデータが無視され（この場合のＰ
ＬＬ周波数シンセサイザでは、かかるデータは不要なも
のとなっている）、レジスタ選択ビットＨorLと最下位
ビットＬＳＢから数えてシフトレジスタ１３のビット長
分となる設定データＤＴの部分とが有効なものであっ
て、シフトレジスタ７に取り込まれる。
【００２４】ここで、上記のように、この実施例を含む
ＰＬＬが構成されているものとしてから、出力端子１
２，１３に図１２に示したようなループフィルタ１４が
接続されており、ロードイネーブル信号ＬＥが“Ｈ”と
なってスイッチ１１がオンし、ループフィルタ１４で時
定数が小さい方に切り換えられる。しかし、ロードイネ
ーブル信号ＬＥが“Ｈ”状態にあっても、ロードイネー
ブル信号ＬＥが立ち上ってラッチクロックＬCが一度供
給された後では、ロードイネーブル信号ＬＥが“Ｌ”か
ら“Ｈ”に反転するまでシフトレジスタ７に“Ｈ”のラ
ッチクロックＬCが供給されることがないので、シフト
レジスタ７はデータＤＨの取込み可能状態（即ち、デー
タＤＨがシフトレジスタ７をそのまま通過してカウンタ
８またはリファレンスカウンタ９に送られず、シフトレ
ジスタ７に留まる状態）となっている。
ＰＬＬが構成されているものとしてから、出力端子１
２，１３に図１２に示したようなループフィルタ１４が
接続されており、ロードイネーブル信号ＬＥが“Ｈ”と
なってスイッチ１１がオンし、ループフィルタ１４で時
定数が小さい方に切り換えられる。しかし、ロードイネ
ーブル信号ＬＥが“Ｈ”状態にあっても、ロードイネー
ブル信号ＬＥが立ち上ってラッチクロックＬCが一度供
給された後では、ロードイネーブル信号ＬＥが“Ｌ”か
ら“Ｈ”に反転するまでシフトレジスタ７に“Ｈ”のラ
ッチクロックＬCが供給されることがないので、シフト
レジスタ７はデータＤＨの取込み可能状態（即ち、デー
タＤＨがシフトレジスタ７をそのまま通過してカウンタ
８またはリファレンスカウンタ９に送られず、シフトレ
ジスタ７に留まる状態）となっている。
【００２５】このことから、この実施例では、ロードイ
ネーブル信号ＬＥが“Ｈ”のときでも、シフトレジスタ
７はデータＤＨを取り込み、次のラッチクロックＬCで
カウンタ８またはリファレンスカウンタ９に転送し、こ
れらの分周比ｍ，ｎを変更させることができるが、この
ことを図２によりさらに具体的に説明する。
ネーブル信号ＬＥが“Ｈ”のときでも、シフトレジスタ
７はデータＤＨを取り込み、次のラッチクロックＬCで
カウンタ８またはリファレンスカウンタ９に転送し、こ
れらの分周比ｍ，ｎを変更させることができるが、この
ことを図２によりさらに具体的に説明する。
【００２６】第１のデータＤＨの設定後、ロックアップ
の高速化に必要な予め決められたロードイネーブル信号
ＬＥの“Ｈ”期間ｔLEを経過すると、ロードイネーブル
信号ＬＥは“Ｌ”となるが、ロードイネーブル信号ＬＥ
は、“Ｌ”となれば、いつでも“Ｈ”にすることができ
る。また、上記のように、ロードイネーブル信号ＬＥの
立上りで基準信号ＦOSCの１サイクル分のパルス幅のラ
ッチクロックＬCが発生し、これが発生した後では、シ
フトレジスタ７はデータＤＨの取込みが可能な状態とな
る。さらに、上記のように、データＤＨはロードイネー
ブル信号ＬＥの立上りの直前に入力されるようにしてい
る。
の高速化に必要な予め決められたロードイネーブル信号
ＬＥの“Ｈ”期間ｔLEを経過すると、ロードイネーブル
信号ＬＥは“Ｌ”となるが、ロードイネーブル信号ＬＥ
は、“Ｌ”となれば、いつでも“Ｈ”にすることができ
る。また、上記のように、ロードイネーブル信号ＬＥの
立上りで基準信号ＦOSCの１サイクル分のパルス幅のラ
ッチクロックＬCが発生し、これが発生した後では、シ
フトレジスタ７はデータＤＨの取込みが可能な状態とな
る。さらに、上記のように、データＤＨはロードイネー
ブル信号ＬＥの立上りの直前に入力されるようにしてい
る。
【００２７】以上のことから、ロードイネーブル信号Ｌ
Ｅが“Ｈ”である所定時間ｔLEが経過して“Ｌ”となっ
た後、直ちに（即ち、データＤＨの期間ｔDH（図１４で
の期間ｔ2に等しい）よりも充分短かい期間ｔ3が経過し
てから）ロードイネーブル信号ＬＥを“Ｈ”とするよう
なタイミングでデータＤＨを入力端子３から入力して
も、シフトレジスタ７はこれを取り込むことができ、ま
た、その設定データＤＴをシフトレジスタ７からカウン
タ８やリファレンスカウンタ９に転送することもでき
る。
Ｅが“Ｈ”である所定時間ｔLEが経過して“Ｌ”となっ
た後、直ちに（即ち、データＤＨの期間ｔDH（図１４で
の期間ｔ2に等しい）よりも充分短かい期間ｔ3が経過し
てから）ロードイネーブル信号ＬＥを“Ｈ”とするよう
なタイミングでデータＤＨを入力端子３から入力して
も、シフトレジスタ７はこれを取り込むことができ、ま
た、その設定データＤＴをシフトレジスタ７からカウン
タ８やリファレンスカウンタ９に転送することもでき
る。
【００２８】これによると、カウンタ８やリファレンス
カウンタ９の分周比の変更のための待ち時間を大幅に低
減することができるが、これを従来のＰＬＬ周波数シン
セサイザと比較して説明する。
カウンタ９の分周比の変更のための待ち時間を大幅に低
減することができるが、これを従来のＰＬＬ周波数シン
セサイザと比較して説明する。
【００２９】図３はロックアップを高速化するために必
要なロードイネーブル信号ＬＥの最小限度の“Ｈ”の期
間ｔLEがデータＤＨの期間ｔDHよりも長い場合を示すも
のであって、従来のＰＬＬ周波数シンセサイザでは、図
３（ａ）に示すように、この期間ｔLEが経過してロード
イネーブル信号ＬＥが“Ｌ”となるとともに、次のデー
タＤＨのシフトレジスタ７への取込みが可能となってい
たが、この実施例の場合には、図３（ｂ）に示すよう
に、ロードイネーブル信号ＬＥが“Ｈ”の期間ｔLE内で
もデータＤＨの取込みが可能であり、この期間ｔLEが経
過してロードイネーブル信号ＬＥが“Ｌ”となると、短
かい期間ｔ3を経て直ちに“Ｈ”となるようなタイミン
グでデータＤＨをシフトレジスタ７に取り込むことがで
きる。このことから、ロードイネーブル信号ＬＥが
“Ｈ”になってからシフトレジスタ７へのデータＤＨの
取込みタイミングを、この実施例の場合、従来のＰＬＬ
周波数シンセサイザよりもほぼデータＤＨの期間ｔDHだ
け早めることができ、それだけ分周比変更のための待ち
時間を短縮できる。
要なロードイネーブル信号ＬＥの最小限度の“Ｈ”の期
間ｔLEがデータＤＨの期間ｔDHよりも長い場合を示すも
のであって、従来のＰＬＬ周波数シンセサイザでは、図
３（ａ）に示すように、この期間ｔLEが経過してロード
イネーブル信号ＬＥが“Ｌ”となるとともに、次のデー
タＤＨのシフトレジスタ７への取込みが可能となってい
たが、この実施例の場合には、図３（ｂ）に示すよう
に、ロードイネーブル信号ＬＥが“Ｈ”の期間ｔLE内で
もデータＤＨの取込みが可能であり、この期間ｔLEが経
過してロードイネーブル信号ＬＥが“Ｌ”となると、短
かい期間ｔ3を経て直ちに“Ｈ”となるようなタイミン
グでデータＤＨをシフトレジスタ７に取り込むことがで
きる。このことから、ロードイネーブル信号ＬＥが
“Ｈ”になってからシフトレジスタ７へのデータＤＨの
取込みタイミングを、この実施例の場合、従来のＰＬＬ
周波数シンセサイザよりもほぼデータＤＨの期間ｔDHだ
け早めることができ、それだけ分周比変更のための待ち
時間を短縮できる。
【００３０】図４は期間ｔLE＜期間ｔDHである場合を示
すものであって、従来のＰＬＬ周波数シンセサイザで
は、図４（ａ）に示すように、この期間ｔLEが経過して
ロードイネーブル信号ＬＥが“Ｌ”となるとともに、次
のデータＤＨのシフトレジスタ７への取込みが可能とな
るが、この実施例では、図４（ｂ）に示すように、ロー
ドイネーブル信号ＬＥの“Ｈ”期間の先頭付近（即ち、
ラッチクロックＬCの直後）からデータＤＨの取込みが
可能であり、データＤＨの入力期間中に期間ｔLEが経過
してロードイネーブル信号ＬＥが“Ｌ”となり、データ
ＤＨの入力完了とともにロードイネーブル信号ＬＥが
“Ｈ”となるようなタイミングでデータＤＨをシフトレ
ジスタ７に取り込むことができる。このことから、ロー
ドイネーブル信号ＬＥが“Ｈ”になってからシフトレジ
スタ７へのデータＤＨの取込みタイミングを、この実施
例の場合、従来のＰＬＬ周波数シンセサイザよりも期間
ｔLEだけ早めることができ、それだけ分周比変更のため
の待ち時間を短縮できる。
すものであって、従来のＰＬＬ周波数シンセサイザで
は、図４（ａ）に示すように、この期間ｔLEが経過して
ロードイネーブル信号ＬＥが“Ｌ”となるとともに、次
のデータＤＨのシフトレジスタ７への取込みが可能とな
るが、この実施例では、図４（ｂ）に示すように、ロー
ドイネーブル信号ＬＥの“Ｈ”期間の先頭付近（即ち、
ラッチクロックＬCの直後）からデータＤＨの取込みが
可能であり、データＤＨの入力期間中に期間ｔLEが経過
してロードイネーブル信号ＬＥが“Ｌ”となり、データ
ＤＨの入力完了とともにロードイネーブル信号ＬＥが
“Ｈ”となるようなタイミングでデータＤＨをシフトレ
ジスタ７に取り込むことができる。このことから、ロー
ドイネーブル信号ＬＥが“Ｈ”になってからシフトレジ
スタ７へのデータＤＨの取込みタイミングを、この実施
例の場合、従来のＰＬＬ周波数シンセサイザよりも期間
ｔLEだけ早めることができ、それだけ分周比変更のため
の待ち時間を短縮できる。
【００３１】このように、この実施例では、ロックアッ
プの高速化のためにロードイネーブル信号ＬＥが“Ｈ”
の期間でも、データＤＨをシフトレジスタ７に取り込む
ことができ、カウンタ８やリファレンスカウンタ９の分
周比の変更のための待ち時間を大幅に低減できて、かか
る分周比の変更を迅速に行なうことができる。
プの高速化のためにロードイネーブル信号ＬＥが“Ｈ”
の期間でも、データＤＨをシフトレジスタ７に取り込む
ことができ、カウンタ８やリファレンスカウンタ９の分
周比の変更のための待ち時間を大幅に低減できて、かか
る分周比の変更を迅速に行なうことができる。
【００３２】なお、以上の説明では、データＤＨはロー
ドイネーブル信号ＬＥの立上り直前に入力されるものと
したが、これに限らず、ラッチクロックＬCの直後に入
力端子３から入力されるようにしても、シフトレジスタ
７にはデータＤＨの入力期間にクロックφが供給されて
いるので、このデータＤＨをシフトレジスタ７に取り込
むことができる。従って、図３（ｂ）では、ロードイネ
ーブル信号ＬＥの立下り側に寄ったタイミングでデータ
ＤＨが入力されるようにしているが、ロードイネーブル
信号ＬＥの立上り側に寄ったタイミングでデータＤＨが
入力されても、このデータＤＨはシフトレジスタ７に取
り込まれる。なお、クロックφは常時供給されるように
してもよく、この場合でも、同様である。但し、この取
り込まれたデータＤＨは、ロードイネーブル信号ＬＥの
“Ｈ”期間ｔLEが経過した後に直ちにこのロードイネー
ブル信号ＬＥが立ち上がり、これによって生ずるラッチ
クロックＲC により、カウンタ８またはリファレンスカ
ウンタ９に転送されることはいうまでもない。
ドイネーブル信号ＬＥの立上り直前に入力されるものと
したが、これに限らず、ラッチクロックＬCの直後に入
力端子３から入力されるようにしても、シフトレジスタ
７にはデータＤＨの入力期間にクロックφが供給されて
いるので、このデータＤＨをシフトレジスタ７に取り込
むことができる。従って、図３（ｂ）では、ロードイネ
ーブル信号ＬＥの立下り側に寄ったタイミングでデータ
ＤＨが入力されるようにしているが、ロードイネーブル
信号ＬＥの立上り側に寄ったタイミングでデータＤＨが
入力されても、このデータＤＨはシフトレジスタ７に取
り込まれる。なお、クロックφは常時供給されるように
してもよく、この場合でも、同様である。但し、この取
り込まれたデータＤＨは、ロードイネーブル信号ＬＥの
“Ｈ”期間ｔLEが経過した後に直ちにこのロードイネー
ブル信号ＬＥが立ち上がり、これによって生ずるラッチ
クロックＲC により、カウンタ８またはリファレンスカ
ウンタ９に転送されることはいうまでもない。
【００３３】図５は図１におけるラッチクロック生成回
路１５の一具体例を示すブロック図であって、１６，１
７はＤ型フリップフロップ回路（以下、Ｄ−ＦＦとい
う）、１８はインバータ回路、１９はノア（ＮＯＲ）回
路であり、図１に対応する部分には同一符号をつけてい
る。
路１５の一具体例を示すブロック図であって、１６，１
７はＤ型フリップフロップ回路（以下、Ｄ−ＦＦとい
う）、１８はインバータ回路、１９はノア（ＮＯＲ）回
路であり、図１に対応する部分には同一符号をつけてい
る。
【００３４】また、図６は図５における各部の信号を示
すタイミング図であって、図５に対応する信号には同一
符号をつけている。
すタイミング図であって、図５に対応する信号には同一
符号をつけている。
【００３５】図５及び図６において、入力端子６から入
力される周期ｔOSCの基準信号ＦOSCは、クロックとして
Ｄ−ＦＦ１６，１７に供給される。Ｄ−ＦＦ１６では、
入力端子５から入力されるロードイネーブル信号ＬＥが
このクロックＦOSCの立上りエッジ毎にサンプルホール
ドされ、立上りエッジがロードイネーブル信号ＬＥの立
上りエッジ直後のクロックＦOSCの立上りエッジに位相
が同期したＱ1出力が得られる。このＱ1出力はＤ−ＦＦ
１７の入力Ｄ2となってクロックＦOSCの立上りエッジ毎
にサンプルホールドされ、Ｄ−ＦＦ１６のＱ1出力より
もクロックＦOSCの１周期ｔOSC分だけ遅れて立ち上がる
Ｑ2出力が得られる。
力される周期ｔOSCの基準信号ＦOSCは、クロックとして
Ｄ−ＦＦ１６，１７に供給される。Ｄ−ＦＦ１６では、
入力端子５から入力されるロードイネーブル信号ＬＥが
このクロックＦOSCの立上りエッジ毎にサンプルホール
ドされ、立上りエッジがロードイネーブル信号ＬＥの立
上りエッジ直後のクロックＦOSCの立上りエッジに位相
が同期したＱ1出力が得られる。このＱ1出力はＤ−ＦＦ
１７の入力Ｄ2となってクロックＦOSCの立上りエッジ毎
にサンプルホールドされ、Ｄ−ＦＦ１６のＱ1出力より
もクロックＦOSCの１周期ｔOSC分だけ遅れて立ち上がる
Ｑ2出力が得られる。
【００３６】Ｄ−ＦＦ１６のＱ1出力はインバータ回路
１８でレベル反転され、出力Ｑbとしてノア回路１９に
供給され、また、Ｄ−ＦＦ１７のＱ2出力はそのレベル
のままノア回路１９に供給される。従って、ノア回路１
９からはインバータ回路１８の出力ＱbとＤ−ＦＦ１７
のＱ2出力がいずれも“Ｌ”となる期間“Ｈ”となる信
号が出力されるが、この出力信号がラッチクロックＬC
である。このラッチクロックＬCは、ロードイネーブル
信号ＬＥの立上りエッジ直後のクロックＦOSC（即ち、
基準信号ＦOSC）の立上りエッジに位相同期し、かつ、
ロードイネーブル信号ＬＥの“Ｈ”の期間長に関係な
く、このクロックＦOSCの１周期ｔOSC に等しいパルス
幅の“Ｈ”の信号である。
１８でレベル反転され、出力Ｑbとしてノア回路１９に
供給され、また、Ｄ−ＦＦ１７のＱ2出力はそのレベル
のままノア回路１９に供給される。従って、ノア回路１
９からはインバータ回路１８の出力ＱbとＤ−ＦＦ１７
のＱ2出力がいずれも“Ｌ”となる期間“Ｈ”となる信
号が出力されるが、この出力信号がラッチクロックＬC
である。このラッチクロックＬCは、ロードイネーブル
信号ＬＥの立上りエッジ直後のクロックＦOSC（即ち、
基準信号ＦOSC）の立上りエッジに位相同期し、かつ、
ロードイネーブル信号ＬＥの“Ｈ”の期間長に関係な
く、このクロックＦOSCの１周期ｔOSC に等しいパルス
幅の“Ｈ”の信号である。
【００３７】このようにして得られたラッチクロックＬ
Cは図１のシフトレジスタ７に供給され、このラッチク
ロックＬCの期間にシフトレジスタ７からカウンタ８ま
たはリファレンスカウンタ９に設定データＤＴが転送さ
れ、これらの分周比がこの設定データＤＴに応じた新た
な値に設定される。従って、ロックアップの高速化を図
るために、ロードイネーブル信号ＬＥが“Ｈ”状態に保
持されている期間内でも、カウンタ８またはリファレン
スカウンタ９の分周比を再設定するための設定データＤ
Ｔを入力端子３から入力することができ、入力端子４か
らのクロックφでシフトレジスタ７に取り込み保持する
ことができる。
Cは図１のシフトレジスタ７に供給され、このラッチク
ロックＬCの期間にシフトレジスタ７からカウンタ８ま
たはリファレンスカウンタ９に設定データＤＴが転送さ
れ、これらの分周比がこの設定データＤＴに応じた新た
な値に設定される。従って、ロックアップの高速化を図
るために、ロードイネーブル信号ＬＥが“Ｈ”状態に保
持されている期間内でも、カウンタ８またはリファレン
スカウンタ９の分周比を再設定するための設定データＤ
Ｔを入力端子３から入力することができ、入力端子４か
らのクロックφでシフトレジスタ７に取り込み保持する
ことができる。
【００３８】図１において、以上のように、カウンタ８
またはリファレンスカウンタ９への分周比の変更が完了
すると、外部のＶＣＯなどの出力信号の入力端子２から
入力される信号ＦＶＣＯはカウンタ８で分周され、水晶
振動子などを用いた基準発振器から入力端子６に入力さ
れる基準信号ＦOSCがリファレンスカウンタ９で分周さ
れ、これらの出力信号が位相比較器１０で比較される。
この位相比較器１０の出力信号は、スイッチ１１がオン
しているときには、このスイッチ１１及び出力端子１２
を介して時定数が小さく設定されているループフィルタ
で処理され、制御信号としてＶＣＯに供給され、その
後、スイッチ１１がオフしたときには、出力端子１３か
ら大きい時定数に切り換えられたこのループフィルタに
供給されて処理され、制御信号としてＶＣＯに供給され
る。
またはリファレンスカウンタ９への分周比の変更が完了
すると、外部のＶＣＯなどの出力信号の入力端子２から
入力される信号ＦＶＣＯはカウンタ８で分周され、水晶
振動子などを用いた基準発振器から入力端子６に入力さ
れる基準信号ＦOSCがリファレンスカウンタ９で分周さ
れ、これらの出力信号が位相比較器１０で比較される。
この位相比較器１０の出力信号は、スイッチ１１がオン
しているときには、このスイッチ１１及び出力端子１２
を介して時定数が小さく設定されているループフィルタ
で処理され、制御信号としてＶＣＯに供給され、その
後、スイッチ１１がオフしたときには、出力端子１３か
ら大きい時定数に切り換えられたこのループフィルタに
供給されて処理され、制御信号としてＶＣＯに供給され
る。
【００３９】このようにして、形成されているＰＬＬが
カウンタ８とリファレンスカウンタ９とに設定されてい
る分周比ｍ，ｎに応じた周波数に安定にロックされる。
カウンタ８とリファレンスカウンタ９とに設定されてい
る分周比ｍ，ｎに応じた周波数に安定にロックされる。
【００４０】なお、以上の実施例では、ラッチクロック
生成回路１５のクロックとして基準信号ＦOSCを用いた
が、入力端子２からの入力信号ＦVCOを用いるようにし
てもよい。
生成回路１５のクロックとして基準信号ＦOSCを用いた
が、入力端子２からの入力信号ＦVCOを用いるようにし
てもよい。
【００４１】図７は図１に示した実施例の一応用例を示
すブロック図であって、２０はＶＣＯ、２１は安定度の
高い水晶振動子などを用いた基準発振器、２２は制御回
路であり、前出図面に対応する部分には同一符号をつけ
ている。
すブロック図であって、２０はＶＣＯ、２１は安定度の
高い水晶振動子などを用いた基準発振器、２２は制御回
路であり、前出図面に対応する部分には同一符号をつけ
ている。
【００４２】同図において、位相比較器１０（図１）の
出力端子１３はループフィルタ１４に接続され、このル
ープフィルタ１４の出力端子はＶＣＯ２０に接続され、
このＶＣＯ２０の出力信号ＦVCOが図１などで説明した
ＰＬＬ周波数シンセサイザ１の入力端子２に供給され
る。また、基準発振器２１の出力信号ＦOSCはＰＬＬ周
波数シンセサイザ１の入力端子６に供給される。以上の
構成により、ＰＬＬが構成される。
出力端子１３はループフィルタ１４に接続され、このル
ープフィルタ１４の出力端子はＶＣＯ２０に接続され、
このＶＣＯ２０の出力信号ＦVCOが図１などで説明した
ＰＬＬ周波数シンセサイザ１の入力端子２に供給され
る。また、基準発振器２１の出力信号ＦOSCはＰＬＬ周
波数シンセサイザ１の入力端子６に供給される。以上の
構成により、ＰＬＬが構成される。
【００４３】ＶＣＯ２０の発振周波数ｆVCOを変更する
ときには、制御回路２２からデータＤＨがＰＬＬ周波数
シンセサイザ１の入力端子３に、これとともに、クロッ
クφが入力端子４に夫々供給され、このデータＤＨの供
給完了とともに、ＰＬＬ周波数シンセサイザ１の入力端
子５に供給するロードイネーブル信号ＬＥを“Ｌ”から
“Ｈ”に変更する。これにより、カウンタ８またはリフ
ァレンスカウンタ９（図１）の分周比ｍまたはｎが変更
され、これとともに、ロードイネーブル信号ＬＥの立上
りから所定期間ｔLE、ＰＬＬ周波数シンセサイザ１の出
力端子１２から位相比較器１０（図１）の出力信号が出
力されてループフィルタ１４はその時定数が小さくな
り、この時定数で処理された信号が発振周波数制御信号
としてＶＣＯ２０に供給される。
ときには、制御回路２２からデータＤＨがＰＬＬ周波数
シンセサイザ１の入力端子３に、これとともに、クロッ
クφが入力端子４に夫々供給され、このデータＤＨの供
給完了とともに、ＰＬＬ周波数シンセサイザ１の入力端
子５に供給するロードイネーブル信号ＬＥを“Ｌ”から
“Ｈ”に変更する。これにより、カウンタ８またはリフ
ァレンスカウンタ９（図１）の分周比ｍまたはｎが変更
され、これとともに、ロードイネーブル信号ＬＥの立上
りから所定期間ｔLE、ＰＬＬ周波数シンセサイザ１の出
力端子１２から位相比較器１０（図１）の出力信号が出
力されてループフィルタ１４はその時定数が小さくな
り、この時定数で処理された信号が発振周波数制御信号
としてＶＣＯ２０に供給される。
【００４４】このように、所定期間ｔLE、ループフィル
タ１４の時定数が小さく設定されたことにより、このル
ープフィルタ１４のコンデンサで高速の充放電が行なわ
れ、ＶＣＯ２０は上記変更によって決まるカウンタ８，
リファレンスカウンタ９の分周比ｍ，ｎに応じた新たな
発振周波数に迅速、かつ、正確にロックし、この所定期
間ｔLEが経過すると、ＰＬＬ周波数シンセサイザ１から
は出力端子１３からループフィルタ１４に位相比較器１
０の出力信号が供給されることになり、ループフィルタ
１４の時定数が大きい値に切り換えられて、ＶＣＯ２０
の発振周波数は上記の新たな周波数に安定にロックした
状態となる。
タ１４の時定数が小さく設定されたことにより、このル
ープフィルタ１４のコンデンサで高速の充放電が行なわ
れ、ＶＣＯ２０は上記変更によって決まるカウンタ８，
リファレンスカウンタ９の分周比ｍ，ｎに応じた新たな
発振周波数に迅速、かつ、正確にロックし、この所定期
間ｔLEが経過すると、ＰＬＬ周波数シンセサイザ１から
は出力端子１３からループフィルタ１４に位相比較器１
０の出力信号が供給されることになり、ループフィルタ
１４の時定数が大きい値に切り換えられて、ＶＣＯ２０
の発振周波数は上記の新たな周波数に安定にロックした
状態となる。
【００４５】かかる応用例では、ＶＣＯ２０を携帯用の
セルラー無線電話機などの無線送受信機や、無線送信
機，無線受信機などでの局部発振器として用いることが
でき、かかる装置のチャンネル切替えとしての発振周波
数の切替えを、待ち時間を少なくして、迅速に行なうよ
うにすることができる。
セルラー無線電話機などの無線送受信機や、無線送信
機，無線受信機などでの局部発振器として用いることが
でき、かかる装置のチャンネル切替えとしての発振周波
数の切替えを、待ち時間を少なくして、迅速に行なうよ
うにすることができる。
【００４６】図８は図７に示したＰＬＬを用いた送信機
を示すブロック図であって、２３は変調部、２４は増幅
器、２５は送信端子であり、図７に対応する部分には同
一符号をつけている。但し、図７に示すループフィルタ
１４は本発明のＰＬＬ周波数シンセサイザ１に含まれて
いるものとする。
を示すブロック図であって、２３は変調部、２４は増幅
器、２５は送信端子であり、図７に対応する部分には同
一符号をつけている。但し、図７に示すループフィルタ
１４は本発明のＰＬＬ周波数シンセサイザ１に含まれて
いるものとする。
【００４７】同図において、送信用ＶＣＯ２０は送信キ
ャリアを発生し、変調部２３は外部情報信号によって送
信用ＶＣＯ２０を制御して送信キャリアを振幅変調す
る。上記説明したＰＬＬ周波数シンセサイザ１は基準発
振器２１と送信用ＶＣＯ２０とともにＰＬＬを構成し、
上記のように、制御回路２２からのデータＤＨに応じた
送信キャリア周波数でＶＣＯ２０が安定に動作するよう
に、送信用ＶＣＯ２０を制御する。変調された送信キャ
リアは、増幅器２４で増幅された後、送信端子２５から
送信される。
ャリアを発生し、変調部２３は外部情報信号によって送
信用ＶＣＯ２０を制御して送信キャリアを振幅変調す
る。上記説明したＰＬＬ周波数シンセサイザ１は基準発
振器２１と送信用ＶＣＯ２０とともにＰＬＬを構成し、
上記のように、制御回路２２からのデータＤＨに応じた
送信キャリア周波数でＶＣＯ２０が安定に動作するよう
に、送信用ＶＣＯ２０を制御する。変調された送信キャ
リアは、増幅器２４で増幅された後、送信端子２５から
送信される。
【００４８】制御回路２２から新たなデータＤＨが供給
されると、送信用ＶＣＯの送信キャリア周波数が迅速に
この新たなデータＤＨに応じた周波数に変更され、これ
によってチャンネル切替えが迅速に行なわれる。
されると、送信用ＶＣＯの送信キャリア周波数が迅速に
この新たなデータＤＨに応じた周波数に変更され、これ
によってチャンネル切替えが迅速に行なわれる。
【００４９】図９は図７に示したＰＬＬを用いた受信機
を示すブロック図であって、２６は受信端子、２７はＲ
Ｆ部、２８はＩＦ部、２９は復調部であり、図７に対応
する部分には同一符号をつけている。但し、図７に示す
ループフィルタ１４は本発明のＰＬＬ周波数シンセサイ
ザ１に含まれているものとする。
を示すブロック図であって、２６は受信端子、２７はＲ
Ｆ部、２８はＩＦ部、２９は復調部であり、図７に対応
する部分には同一符号をつけている。但し、図７に示す
ループフィルタ１４は本発明のＰＬＬ周波数シンセサイ
ザ１に含まれているものとする。
【００５０】同図において、受信用のＶＣＯ２０は局部
発振器として動作し、この出力により、ＲＦ部２７で受
信端子２６からの受信信号のうちの所望のチャンネルが
所定周波数のＩＦ信号に変換される。このＩＦ信号は、
ＩＦ部２８で抽出，増幅された後、復調部２９で復調さ
れて出力される。
発振器として動作し、この出力により、ＲＦ部２７で受
信端子２６からの受信信号のうちの所望のチャンネルが
所定周波数のＩＦ信号に変換される。このＩＦ信号は、
ＩＦ部２８で抽出，増幅された後、復調部２９で復調さ
れて出力される。
【００５１】上記説明したＰＬＬ周波数シンセサイザ１
は基準発振器２１と受信用ＶＣＯ２０とともにＰＬＬを
構成し、上記のように、制御回路２２からのデータＤＨ
に応じた局部発振周波数でＶＣＯ２０が安定に動作する
ように、この受信用ＶＣＯ２０を制御する。制御回路２
２から新たなデータＤＨが供給されると、受信用ＶＣＯ
の局部発振周波数が迅速にこの新たなデータＤＨに応じ
た周波数に変更され、これにより、ＲＦ部２７におい
て、他のチャンネルの受信信号が上記所定の周波数のＩ
Ｆ信号となり、ＩＦ部２８で抽出される。このようにし
て、チャンネル切替えが迅速に行なわれる。
は基準発振器２１と受信用ＶＣＯ２０とともにＰＬＬを
構成し、上記のように、制御回路２２からのデータＤＨ
に応じた局部発振周波数でＶＣＯ２０が安定に動作する
ように、この受信用ＶＣＯ２０を制御する。制御回路２
２から新たなデータＤＨが供給されると、受信用ＶＣＯ
の局部発振周波数が迅速にこの新たなデータＤＨに応じ
た周波数に変更され、これにより、ＲＦ部２７におい
て、他のチャンネルの受信信号が上記所定の周波数のＩ
Ｆ信号となり、ＩＦ部２８で抽出される。このようにし
て、チャンネル切替えが迅速に行なわれる。
【００５２】図１０は図７に示したＰＬＬを用いた送受
信機を示すブロック図であって、１ａは上記説明した本
発明の受信側のＰＬＬ周波数シンセサイザ、１ｂは上記
説明した本発明の送信側のＰＬＬ周波数シンセサイザ、
２０ａは受信側のＶＣＯ、２０ｂは送信側のＶＣＯ、３
０は変復調部、３１は送受信切替スイッチ、３２は送受
信端子であり、図８，図９に対応する部分には同一符号
をつけている。但し、図７に示すループフィルタ１４は
本発明のＰＬＬ周波数シンセサイザ１ａ，１ｂに含まれ
ているものとする。
信機を示すブロック図であって、１ａは上記説明した本
発明の受信側のＰＬＬ周波数シンセサイザ、１ｂは上記
説明した本発明の送信側のＰＬＬ周波数シンセサイザ、
２０ａは受信側のＶＣＯ、２０ｂは送信側のＶＣＯ、３
０は変復調部、３１は送受信切替スイッチ、３２は送受
信端子であり、図８，図９に対応する部分には同一符号
をつけている。但し、図７に示すループフィルタ１４は
本発明のＰＬＬ周波数シンセサイザ１ａ，１ｂに含まれ
ているものとする。
【００５３】同図において、受信部は図８に示した受信
機と同様の構成をなしており、送信部も図９に示した送
信機と同様の構成をなしているが、制御回路２２と基準
発振器２１は送受運部に共用される。送受信切替スイッ
チ３１は送信時と受信時とで切替えが行なわれ、送信時
には、増幅器２４側を選択して送信信号を送受信端子３
２から送信させ、受信時には、ＲＦ部２７を選択して送
受信端子３２から入力される受信信号をＲＦ部２７に送
る。変復調部３０は、受信時、ＩＦ部２８からの受信Ｉ
Ｆ信号を復調して出力し、送信時では、外部からの情報
信号で送信用ＶＣＯ２０ｂの送信キャリアを振幅変調
し、送信信号を発生させる。
機と同様の構成をなしており、送信部も図９に示した送
信機と同様の構成をなしているが、制御回路２２と基準
発振器２１は送受運部に共用される。送受信切替スイッ
チ３１は送信時と受信時とで切替えが行なわれ、送信時
には、増幅器２４側を選択して送信信号を送受信端子３
２から送信させ、受信時には、ＲＦ部２７を選択して送
受信端子３２から入力される受信信号をＲＦ部２７に送
る。変復調部３０は、受信時、ＩＦ部２８からの受信Ｉ
Ｆ信号を復調して出力し、送信時では、外部からの情報
信号で送信用ＶＣＯ２０ｂの送信キャリアを振幅変調
し、送信信号を発生させる。
【００５４】ここで、送信周波数帯域と受信周波数帯域
とは異ならせている。制御回路２２は、チャンネル切替
え時では、夫々の新たな設定する周波数帯域に応じた異
なるデータＤＨを同時に受信側のＰＬＬ周波数シンセサ
イザ１ａと送信側のＰＬＬ周波数シンセサイザ１ｂとに
送る。これにより、新たなチャンネルに切替え設定され
る。この実施例では、送受同時に行なうことができるよ
うに構成することもできる。
とは異ならせている。制御回路２２は、チャンネル切替
え時では、夫々の新たな設定する周波数帯域に応じた異
なるデータＤＨを同時に受信側のＰＬＬ周波数シンセサ
イザ１ａと送信側のＰＬＬ周波数シンセサイザ１ｂとに
送る。これにより、新たなチャンネルに切替え設定され
る。この実施例では、送受同時に行なうことができるよ
うに構成することもできる。
【００５５】また、セルラー無線電話機のような無線装
置でも、図１１に示すように、図１０に示した実施例と
同様の構成とすることができる。
置でも、図１１に示すように、図１０に示した実施例と
同様の構成とすることができる。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
電圧制御発振器のロックアップの高速化を図るために、
第１の制御信号の“Ｈ”期間を長くした場合でも、この
期間内に新たに分周比を設定するための設定データを取
り込むことが可能であって、分周比の設定のための待ち
時間を大幅に短縮できて、短時間でカウンタの分周比設
定が可能となる。
電圧制御発振器のロックアップの高速化を図るために、
第１の制御信号の“Ｈ”期間を長くした場合でも、この
期間内に新たに分周比を設定するための設定データを取
り込むことが可能であって、分周比の設定のための待ち
時間を大幅に短縮できて、短時間でカウンタの分周比設
定が可能となる。
【図１】本発明によるＰＬＬ周波数シンセサイザの一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１に示した実施例での分周比再設定動作を示
すタイミング図である。
すタイミング図である。
【図３】従来のＰＬＬ周波数シンセサイザと図１に示し
た実施例とでの設定データの取り込みに要する時間の一
比較例を示す図である。
た実施例とでの設定データの取り込みに要する時間の一
比較例を示す図である。
【図４】従来のＰＬＬ周波数シンセサイザと図１に示し
た実施例とでの設定データの取り込みに要する時間の他
の比較例を示す図である。
た実施例とでの設定データの取り込みに要する時間の他
の比較例を示す図である。
【図５】図１におけるラッチクロック生成回路の一具体
例を示すブロック図である。
例を示すブロック図である。
【図６】図５での各部の信号を示すタイミング図であ
る。
る。
【図７】本発明によるＰＬＬ周波数シンセサイザの一応
用例を示す構成図である。
用例を示す構成図である。
【図８】本発明によるＰＬＬ周波数シンセサイザを用い
た送信機の一実施例を示すブロック図である。
た送信機の一実施例を示すブロック図である。
【図９】本発明によるＰＬＬ周波数シンセサイザを用い
た受信機の一実施例を示すブロック図である。
た受信機の一実施例を示すブロック図である。
【図１０】本発明によるＰＬＬ周波数シンセサイザを用
いた送受信機の一実施例を示すブロック図である。
いた送受信機の一実施例を示すブロック図である。
【図１１】本発明によるＰＬＬ周波数シンセサイザを用
いた無線装置の一実施例を示すブロック図である。
いた無線装置の一実施例を示すブロック図である。
【図１２】従来のＰＬＬ周波数シンセサイザの一例を示
すブロック図である。
すブロック図である。
【図１３】シフトレジスタのデータ設定方法を示す図で
ある。
ある。
【図１４】従来のＰＬＬ周波数シンセサイザのカウンタ
の分周比再設定動作を示すタイミング図である。
の分周比再設定動作を示すタイミング図である。
１ ＰＬＬ周波数シンセサイザ ２ 信号の入力端子 ３ 設定データの入力端子 ４ クロックの入力端子 ５ ロードイネーブル信号の入力端子 ６ 基準信号の入力端子 ７ シフトレジスタ ８ カウンタ ９ リファレンスカウンタ １０ 位相比較器 １１ スイッチ １２，１３ 出力端子 １４ ループフィルタ １５ ラッチクロック生成回路 １６，１７ Ｄ型フリップフロップ回路 １８ インバータ回路 １９ ノア（ＮＯＲ）回路 ２０ 電圧制御発振器 ２１ 基準発振器 ２２ 制御回路 ２３ 変調部 ２４ 増幅器 ２５ 送信端子 ２６ 受信端子 ２７ ＲＦ部 ２８ ＩＦ部 ２９ 復調部 ３０ 変復調部 ３１ 送受信切替スイッチ ３２ 送受信端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋武 勇夫 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 映像メディア研 究所内 (72)発明者 渡辺 一雄 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 半導体事業部内 (72)発明者 萩谷 真一 茨城県ひたちなか市稲田1410番地 株式 会社 日立製作所 パーソナルメディア 機器事業部内 (56)参考文献 特開 平４−319818（ＪＰ，Ａ) 特開 平２−170720（ＪＰ，Ａ) 実開 昭62−139138（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/183
Claims (10)
- 【請求項１】 周波数設定データにより周波数が設定さ
れる第１の発振器及び該周波数設定データに関連して時
定数が設定される第１のループフィルタを有する第１の
ＰＬＬ周波数シンセサイザと、 周波数設定データにより周波数が設定される第２の発振
器及び該周波数設定データに関連して時定数が設定され
る第２のループフィルタを有する第２のＰＬＬ周波数シ
ンセサイザと、 該第１のＰＬＬ周波数シンセサイザ及び該第２のＰＬＬ
周波数シンセサイザを制御する制御回路と を備え、 該第１のＰＬＬ周波数シンセサイザ及び該第２のＰＬＬ
周波数シンセサイザは、該制御回路から供給されるロー
ドイネーブル信号の入力端子と周波数設定データの入力
端子と入力された該周波数設定データを取り込むデータ
保持部とを夫々有し、 該ロードイネーブル信号が“Ｌ”状態のとき、該周波数
設定データを該データ保持部に取り込み可能であるとと
もに、該ロードイネーブル信号が“Ｌ”状態から“Ｈ”
状態に変わるとき、該データ保持部に保持された該周波
数設定データを転送して、“Ｈ”状態の期間内において
も、新たな周波数設定データを取り込み可能であり、 該制御回路は、該周波数設定データを該第１のＰＬＬ周
波数シンセサイザ及び該第２のＰＬＬ周波数シンセサイ
ザに同時に送ることができるように構成したことを特徴
とするＰＬＬシンセサイザ装置。 - 【請求項２】 請求項１において、前記第１のＰＬＬ周波数シンセサイザは、 前記第１の発振器の出力を分周する第１のカウンタと、 基準信号を分周する第２のカウンタと、 該第１，第２のカウンタの出力信号の位相差に応じた信
号を出力して前記第１のループフィルタに供給する第１
の位相比較器と、 該第１の位相比較器の出力信号を前記第１のループフィ
ルタに供給するため の第１のスイッチと を備えて、前記
第１のＰＬＬ周波数シンセサイザに設けられている前記
データ保持部に保持された前記周波数設定データに応じ
て該第１または第２のカウンタの分周比を設定し、該第
１または第２のカウンタでの分周比の設定後所定時間該
第１のスイッチをオンして該第１の位相比較器の出力信
号を前記第１のループフィルタに供給し、 前記第２のＰＬＬ周波数シンセサイザは、 前記第２の発振器の出力を分周する第３のカウンタと、 基準信号を分周する第４のカウンタと、 該第３，第４のカウンタの出力信号の位相差に応じた信
号を出力して前記第２のループフィルタに供給する第２
の位相比較器と、 該第２の位相比較器の出力信号を前記第２のループフィ
ルタに供給するための第２のスイッチと を備えて、第２
のＰＬＬ周波数シンセサイザに設けられている前記デー
タ保持部に保持された前記周波数設定データに応じて該
第３または第４のカウンタの分周比を設定し、該第３ま
たは第４のカウンタでの分周比の設定後所定時間該第２
のスイッチをオンして該第２の位相比較器の出力信号を
前記第２のループフィルタに供給することを特徴とする
ＰＬＬシンセサイザ装置。 - 【請求項３】 請求項２において、前記第１のスイッチがオンすることによって前記第１の
ループフィルタに供給される前記第１の位相比較器の出
力信号は、前記第１のループフィルタの時定数を切り替
える制御信号であり、 前記第２のスイッチがオンすることによって前記第２の
ループフィルタに供給される前記第２の位相比較器の出
力信号は、前記第２のループフィルタの時定数を切り替
える制御信号であることを特徴とするＰＬＬシンセサイ
ザ装置。 - 【請求項４】 請求項２または３において、前記第１，第２のＰＬＬ周波数シンセサイザでは、 前記周波数設定データは前記ロードイネーブル信号が
“Ｌ”状態から“Ｈ”状態に立ち上がる立上りエッジの
直前に前記データ保持部に取り込まれ、 前記ロードイネーブル信号の該立上りエッジの検出後所
定期間ｔ CK （但し、ｔ CK ≪前記第１，第２のスイッチの
オン期間）のラッチクロックが生成されて、該ラッチク
ロックにより、前記第１または第２のカウンタと前記第
３または第４のカウンタとに前記データ保持部に保持さ
れた前記周波数設定データに応じた値の分周比を設定す
る ことを特徴とするＰＬＬシンセサイザ装置。 - 【請求項５】 請求項４において、前記所定期間ｔ CK を
周期とするクロックによって前記ロードイネーブル信号
の立上りエッジを検出することにより、前記ラッチクロ
ックを生成することを特徴とするＰＬＬシンセサイザ装
置。 - 【請求項６】 送受信切換器と、該送受信切換器に接続
された高周波回路部と、該高周波回路部の出力が供給さ
れる中間周波回路部と、該中間周波回路部の出力が供給
される変復調部と、該高周波回路部に供給される局部発
振周波数を制御する第１のＰＬＬ周波数シンセサイザ
と、該変復調部の送信用出力に対する送信キャリアの変
調と制御とを行なう第２のＰＬＬ周波数シンセサイザ
と、該ＰＬＬ周波数シンセサイザの出力を増幅する増幅
器とを有する受信装置と、 該第１のＰＬＬ周波数シンセサイザ及び該第２のＰＬＬ
周波数シンセサイザを制御する制御回路と を備え、 該第１のＰＬＬ周波数シンセサイザは、周波数設定デー
タにより周波数が設定される第１の発振器及び該周波数
設定データに関連して時定数が設定される第１のループ
フィルタを有し、該第２のＰＬＬ周波数シンセサイザ
は、周波数設定データにより周波数が設定される第２の
発振器及び該周波数設定データに関連して時定数が設定
される第２のループフィルタを有し、 該第１のＰＬＬ周波数シンセサイザ及び該第２のＰＬＬ
周波数シンセサイザは、該制御回路から供給されるロー
ドイネーブル信号の入力端子と周波数設定データの入力
端子と入力された該周波数設定データを取り込むデータ
保持部を夫々有し、 該ロードイネーブル信号が“Ｌ”状態のとき、該周波数
設定データを該データ 保持部に取り込み可能とするとと
もに、該ロードイネーブル信号が“Ｌ”状態から“Ｈ”
状態に変わるとき、該データ保持部に保持された該周波
数設定データを転送して、“Ｈ”状態の期間内において
も、新たな周波数設定データを取り込み可能であり、 該制御回路は、チャンネル切換時に、該周波数設定デー
タを該第１のＰＬＬ周波数シンセサイザ及び該第２のＰ
ＬＬ周波数シンセサイザに同時に送ることができるよう
に構成したことを特徴とする無線装置。 - 【請求項７】 請求項６において、 前記第１のＰＬＬ周波数シンセサイザは、 前記第１の発振器の出力を分周する第１のカウンタと、 基準信号を分周する第２のカウンタと、 該第１，第２のカウンタの出力信号の位相差に応じた信
号を出力して前記第１のループフィルタに供給する第１
の位相比較器と、 該第１の位相比較器の出力信号を前記第１のループフィ
ルタに供給するための第１のスイッチと を備えて、前記
第１のＰＬＬ周波数シンセサイザに設けられている前記
データ保持部に保持された前記周波数設定データに応じ
て該第１または第２のカウンタの分周比を設定し、該第
１または第２のカウンタでの分周比の設定後所定時間該
第１のスイッチをオンして該第１の位相比較器の出力信
号を前記第１のループフィルタに供給し、 前記第２のＰＬＬ周波数シンセサイザは、 前記第２の発振器の出力を分周する第３のカウンタと、 基準信号を分周する第４のカウンタと、 該第３，第４のカウンタの出力信号の位相差に応じた信
号を出力して前記第２のループフィルタに供給する第２
の位相比較器と、 該第２の位相比較器の出力信号を前記第２のループフィ
ルタに供給するための第２のスイッチと を備えて、第２
のＰＬＬ周波数シンセサイザに設けられている前記デー
タ保持部に保持された前記周波数設定データに応じて該
第３または第４のカウンタの分 周比を設定し、該第３ま
たは第４のカウンタでの分周比の設定後所定時間該第２
のスイッチをオンして該第２の位相比較器の出力信号を
前記第２のループフィルタに供給することを特徴とする
無線装置。 - 【請求項８】 請求項７において、 前記第１のスイッチがオンすることによって前記第１の
ループフィルタに供給される前記第１の位相比較器の出
力信号は、前記第１のループフィルタの時定数を切り替
える制御信号であり、 前記第２のスイッチがオンすることによって前記第２の
ループフィルタに供給される前記第２の位相比較器の出
力信号は、前記第２のループフィルタの時定数を切り替
える制御信号であることを特徴とする無線装置。 - 【請求項９】 請求項７または８において、 前記第１，第２のＰＬＬ周波数シンセサイザでは、 前記
周波数設定データは前記ロードイネーブル信号が“Ｌ”
状態から“Ｈ”状態に立ち上がる立上りエッジの直前に
前記データ保持部に取り込まれ、 前記ロードイネーブル信号の該立上りエッジの検出後所
定期間ｔ CK （但し、ｔ CK ≪前記第１，第２のスイッチの
オン期間）のラッチクロックが生成されて、該ラッチク
ロックにより、前記第１または第２のカウンタと前記第
３または第４のカウンタとに前記データ保持部に保持さ
れた前記周波数設定データに応じた値の分周比を設定す
る ことを特徴とする無線装置。 - 【請求項１０】 請求項９において、 前記所定期間ｔ CK を周期とするクロックによって前記ロ
ードイネーブル信号の立上りエッジを検出することによ
り、前記ラッチクロックを生成することを特徴とする無
線装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28520494A JP3270268B2 (ja) | 1994-11-18 | 1994-11-18 | Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28520494A JP3270268B2 (ja) | 1994-11-18 | 1994-11-18 | Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08149003A JPH08149003A (ja) | 1996-06-07 |
| JP3270268B2 true JP3270268B2 (ja) | 2002-04-02 |
Family
ID=17688454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28520494A Expired - Fee Related JP3270268B2 (ja) | 1994-11-18 | 1994-11-18 | Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270268B2 (ja) |
-
1994
- 1994-11-18 JP JP28520494A patent/JP3270268B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08149003A (ja) | 1996-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0526202B1 (en) | Local oscillating frequency synthesizer for use in a TDMA system | |
| US6100721A (en) | Circuit and method of extending the linear range of a phase frequency detector | |
| JP3146673B2 (ja) | Ｆｓｋ受信機 | |
| KR100306671B1 (ko) | Pll신디사이저및그제어방법 | |
| US6864729B2 (en) | Mode switching method for PLL circuit and mode control circuit for PLL circuit | |
| US5369790A (en) | Radio receiver | |
| US5727019A (en) | Digital modem | |
| JPH09186727A (ja) | Ｆｓｋ変調回路 | |
| JP3270268B2 (ja) | Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 | |
| US7103132B1 (en) | Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit | |
| JP2816038B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP3836794B2 (ja) | 位相同期ループ | |
| JP2000357966A (ja) | 周波数シンセサイザ | |
| JPH11168405A (ja) | 無線回路とそれを用いた移動無線機 | |
| JPH0758636A (ja) | 周波数シンセサイザ | |
| JP4265844B2 (ja) | 移動無線機のロック／アンロック状態認定装置 | |
| JPS60170327A (ja) | シンセサイザ | |
| JPH05304469A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP2956313B2 (ja) | 無線送受信機 | |
| JPH05152946A (ja) | Ｐｌｌ回路 | |
| JPH0897717A (ja) | 位相同期ループのロック検出回路 | |
| JP2911276B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH07240697A (ja) | 周波数シンセサイザ回路 | |
| CN116264503A (zh) | 用于测距应用的接收机和发射机本机振荡器的同步 | |
| JP3288163B2 (ja) | 自動検針用無線装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |