JPS61196619A - 位相引込回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＰＬＬ回路に保り、特に高い分局比。

の分周回路を有し、■ＣＯに水晶振動子を用い。

たＰＬＬ回路に好適な、高速位相引込回路に関１゜する
ものである。

〔発明の背景〕

７工−ズロツクループ回路（以下ＰＬＬ回路と記す。）
の高速引き込み、つまり電源投入時や、大きな周波数ズ
レに対する高速な位相引き込みに関し、例えば特開昭５
７−１４１１３７号公報。

に示されるように、ループゲインを一時的に上げる方法
あるいは特開昭５６−２８５２９号公報に示されるよう
に、電圧制御発振器（以下ＶＣＯと記す。）の制御電圧
を極端に上げる又は下げることにより引き込み時間を改
善する方法かあ。

りた。これらはＶＣＯの周波数を、目的の周波。

数近傍に短時間で引き込むためのものである。。

ｖＣＯに微調可能な水晶宛捩子を使用し、分局。

比の大きい回路においては、ＶＣＯの可変周波。

数範囲が狭く、位相差が一定になるまでに要す。

る時間が大きく、位相引き込みを遅らせる原因。

となっていた。しかし、上記の引き込み回路で。

は、分周比が大きく、水晶式■ＣＯのＰＬＬ回。

路に対して十分に配慮されでいなかった。　　１゜〔発
明の目的〕 本発明の目的は、ＰＬＬの位相引込回路に関。

し、ＶＣＯの可変周波数が狭く、分周比が大き。

い場合に、電源投入時やロックはずれの時、発。

板層波数および位相を１時に引き込む位相引へ。

回路を提供することにある。

〔発明の概要〕

本発明は、ＰＬＬ回路において、電源投入時。

に、位相比較回路に入力される基準信号のエッヂによっ
て、ＶＣＯの出力信号を分周する分周器の初期リセット
を行ない、この分周器出力信。

号を、基準信号に強制同期化させ、位相比較回。

路の２人力信号の位相同期を行い、位相の縛時。

ジ１き込みを行フ。

〔発明の実施例〕　　　　　　　　　　　　　５以下、
本発明の実施例を第１図により説明す。

る。１は第１の分周回路、２は位相比較回路、。

６はローパスフィルタ、４は電圧制御水晶発振。

回路（ＶＣＸＯ）、５は第２の分周回路、６は。

同期回路、７は起動回路である。本発明の特徴、。

である同Ｍ回路６と起動回路７を除けば、一般に知られ
たＰＬＬ回路である。

簡単にＰＬＬ回路の動作を説明する。基準入力信号ｆｂ
の周波数を分周回路１によってＮ分周してｆＮ（ｆＮ’
＝　’　＃’）を得る。ＶＣＸＯ４のＮ　　　　　　　
　　　　　　　　　　　　　　　　　　　　＋ｓ出力信
号ｆ。を分周回路５によってＭ５＋周してｆＭ（ｈｔ＝
　’　ｆｏ　）を得る。位相比較回路２によって上記ｆ
ｙ　、　ｆＭを比較し、位相差出力信号はＬＰＦ３を介
してＶＣＸＯ４の制御電圧を可変し、ｆｍ　＝　ｆＭと
なる点に収束させる。

・　３　・ 上記のように、ｆＮ＝ｆＭで安定している時は、ｆＮと
ｆＭの位相差は一定の関係にあるが、電源投入時や、基
準入力信号の欠落、復帰等で、その位相差が、大きくず
れる場合がある。このような時は、出力信号ｆ。の周波
数が一時的に大。

きく可変され、定常状態に引き込むのが一般的なＰＬＬ
回路である。ところが、ＶＣＯに水晶振動子を使用して
いる場合その周波微可変幅が小さい（±１１００ＰＰ前
後）ため引き込みに長い時間を用する。また、分周回路
５の分周比ＭＯ が非常に太きく　ｆＭの周波数が低い時には、なお引き
込みに時間が長くなる。例えばｆｏ−１２ＭＨ）　＊　
Ｍ　””　６　Ｘ　１０　、　ｆｙｌ　＝　２００Ｈ，
）の場合で、ｆ。

の可変幅が±１１００ＰＰの時、同じくｆＭのずれる周
波数幅も２００Ｈｚ±１１００ＰＰである。今ｆＭとｆ
ｙが定常状態より１８０°ずれた時、ＶＣＸＯを可変最
大値で発振させて、引き込ませる時間を求める。ｆＭの
周期ＴＭ　（＝　’−）　５　ｍＪに対し３１Ｍは５ｍ
ｓ　ｘ　１００　Ｘ　１０　、初期位相差１８０°（＝
　２，５７７１．９　）を位相差θ°にまで吸収させる
ための・　４　・ より２５秒という長い時間を用することが分る。

そこで本発明の説明にはいる。第１図の同期。

回路６は、分周回路１の出力信号ｆＨの立ち下。

リエッヂを検出し、この信号を分周回路５の分。

周器リセット端子に入力することにより、分周。

器の初期リセットを行ない、分周回路５の出力。

信号ｆＭを強制的にｆＮの位相に合わせる。（Ｖ。

ＣＯに水晶振動子を使用しているので、本来’Ｑ）とｆ
Ｎはほぼ等しく、位相のみを同期化するこ。

とにより、位相ロック状態に引き込むことがで。

きる。又リセット信号は起動回路７によりて制。

御され、必要に応じて出力する。） 分周回路１や乙に使用される分周器はＴＴＬ１５相当の
カウンタで構成することが多く、この場合、電源投入時
は、そのカウンタの出力は不定でありｆｗとｆＭの位相
はほとんどの場合非同期である。そこで、起動回路７に
よって電源投入後一定の時間、起動信号Ｖｂを出力させ
１この起動信号発生時のみ上記リセット信号を分周回。

路５に入力することにより、強制的にｆＮとｆＭ。

の同期をはかる。起動信号が無くなると、定常。

のＰＬＬ動作が行われる。

第２図は、本発明の他の実施例である。本丸施例では、
前例とは逆にｆＮの位相をｆＭの位相。

に強制同期化する方法である。つまり、分周回。

路５の出力信号ｆｕの立ち下リエッヂを同期間。

路６によって検出し、この信号によって分周回。

路１の分周器を初期リセットする。このリセッ１゜ト信
号は前実施例同様に、起動回路７によって。

制御される。

続いて第３図は、第１図における分周回路５゜同期回路
６．起動回路７の具体例を示したもの。

である。同図５１はカウンタ方式の分周器、６１．５は
ラッチ、６２，６３はアンドゲート、７１．は抵抗。

器、７２はコンデンサ、７１はインバータゲートである
。

動作説明を第３図の回路と第４図のタイムチャートによ
って述べる。電源が投入されると’２０基準入力信号ｆ
Ｌが入力され、ＶＣＸＯ４は自。

定状態で発振する。コンデンサ７２とインバー。

タゲート７３の接続ポイント電圧Ｖａは、抵抗。

器７１とコンデンサ７２で定まる時定数に従って。

電圧が上昇し、その電圧Ｖａがインバータグー５ドア３
の反転スレショールド電圧ＶＴｈを越える。

と、インバータゲート７３の出力電圧ｖｈはハ。

イレベルからロウレベルに反転する。分周回路。

１の出力信号ｆＮは、ｆＬをＮ分周して出力する。

ラッチ６１のクロックはｆｂであるため、ラッチ６１の
出力信号ｆＱは、分周出力信号ｆＮをシフトした信号と
なる。アンドゲート６２の出力信号ｆＰは、ｆｙとｆＱ
の積でありｊｍの立ち下りに同期した信号となる。アン
ドゲート６３の出力であり、分周器５１のリセット入力
信号”Ｒ１５は、　ＪＰ　、！：　ＶＡの積であり、電
源投入後、ｖｂがハイレベルの時のみ出力される。分周
器５１の出力信号ｆＭは、電源投入時、適当な内部定数
よりスタートするので、分局出力信号ｆＮとは非同期で
ある。

・　７　・ 第４図に示すようにｔ。において、リセット。

入力信号ｈｔが分周器５１のリセット端子Ｒに人力され
ると、今まで非同期であったＪ’ＮとｆＭは。

強制位相同期化される。以後微細な位相同期は０、ＰＬ
Ｌ回路のループによって行われる。　　　５以上のよう
に、電源投入時非同期であった分。

周用力信号ｆｍとｆＭは瞬時にして位相引き込み。

をする効果がある。

第５図は起動回路７の他の実施例を示すもの。

である。７４　、７５はコンパレータ、７６はオアゲー
）、７７．７８．７９は抵抗器である。又、本回路は前
実施例で示す分周回路１を省いたものであり、同様に他
の実施例においても必要に応じて分周回路１を省くこと
ができる。

第５図の起動回路７は、■ＣＸＯ４の制御夷。

圧Ｖｘが、定常状態から大幅にずれた場合に、作動する
もので、ｆＮとｆＭが位相同期し、安定にある時起動回
路の出力信号Ｖｘはロウレベルである。同期状態のＶｘ
をＶｓとする。抵抗器７７゜７８　、７９で電源電圧Ｖ
ＯＯを分割した電圧ＶＨ、ＶＪ。

・　８　・ とＶＳとの関係は、 ＶＨ＞　ＶＢ　＞　Ｖｊ　”Ｃ；ｊｏ　ル。

今ｆＬとｆｕの大きな位相差を生じ、■Ｘ＞ＶＨ６とな
るとコンパレータ７４の出力はロウレベル。

からハイレベルに変化し、オアゲート７６を介。

して起動回路７の出力信号Ｖａがハイレベルと。

なり、周期回路６を通じて、分周回路５を初期。

リセットし、ｆＬとｆＭを強制位相同期させる。。

又、Ｖｘ〈■Ｌとなると、コンパレータ７５の出。

カバロウレベルからハイレベルに変化し、オア、。

ゲート７６を介して起動回路７の出力信号Ｖａが。

ハイレベルとなる。そして前記と同様に強制位。

相同期させる。

第６図は本発明の他の実施例であり、第７図。

はその動作を示すタイムチャートである。分周、５回路
１の１１は分周器、１２はスイッチである。

分周回路５の５２は同期ロードタイプのカウンタ、５３
はオアゲートである。同期回路６の６４゜６５はラッチ
、６６　、６７はアンドゲートである。

本回路の特徴は、分周回路５の分周器５２が’９ｎ同期
ロードタイムのカウンタによって構成され。

ているところにある。同期のための信号をオア。

ゲート５３を介してカウンタのロード端子に人。

力することにより、位相同期を行う。

エッヂ信号ｆＰは分周器出力信号ｆｙ＋を、ラッ。

チロ４　、６５によってｆ、のクロック単位でシフ。

トさせ、アンドゲート６６より出力される。信。

号ＩＰはｆ、のクロックに同期しているので、力。

ウンタ５２のロード信号として使用できる。信号。

ｆＰは起動回路７の出力信号Ｖｔ６とアンドゲート、。

６７によりゲートされ、Ｖｈがハイレベルの時、。

オアゲート５６を介してカウンタ５２のロード端。

子に入力される。第７図の時間ｔ１が同期ロードしたタ
イミングである。この時、分周回路１の。

スイッチ１２は、起動回路７に制御されて、６．５側に
導通し、ｆＮはｊｙｓに等しく、位相比較回路２の２人
力信号ｆＮとｆＭは立ち下りエッヂが等しくなる。これ
は、位相比較回路２に立ち下りエッヂ同期タイプ（例え
はＩＣモトローラ社製ＭＣ４０４４）の回路を使用した
時、特に有効である。ｆＮｓはｆｙｌに等しいが、ｆｏ
のクロッ。

りで同期化した信号となる。そこで定常状態で。

はスイッチ１２をα側導通とし、ｆＮにｆＮｌを出。

力させる。

スイッチ１２を、常にｂ側導通し定常状態で。

もｆＮにｆＮｓを使用した場合、ｆｏのクロックに。

よるｆＮのゆれが多少含まれるが、ＬＰＦ３の。

時定数を大きくとれば、ゆれによる影響はほと。

んど無い。よってスイッチ１２を省くこともで。

きる。　　　　　　　　　　　　　　　　　　　１゜上
記の実施例によれば、電源投入時やロックはずれにおい
て、屏時にして位相を引き込める効果がある。

〔発明の効果〕

本発明によれば、ＰＬＬ＠路における基準人１５力信号
のエッチにより、■ＣＯ出力信号の分周回路を初期リセ
ットできるので、電源投入時やロックはずれの時、瞬時
にして位相を引き込む効果がある。

【図面の簡単な説明】

・　１１・ 第１図は本発明の一実施例のブロック図、第。 ２図は本発明の他の実施例のブロック図、第３゜図は第
１図における同期回路、起動回路を具体化した回路図、
第４図は動作説明のためのタイ。 ムチヤード図、第５図は起動回路を他の回路で。 具体化した回路図、第６図は本発明のさらに具。 体化した回路図、第７図は第６図の動作タイム。 チャート図である。 １・・・分周回路、 ２・・・位相比較回路、　　　　　　　　　　　　１゜
３・・・ＬＰＦ。 ４・・・電圧制御水晶発振回路、 ５・・・分局回路、 ６・・・同期回路、 ７・・・起動回路。　　　　　　　　　　　　　　１５
代理人弁理士　小　　川　　勝　　異。 ・１２　・ 第１図 瘉く磯く　く　峨−５シ

Claims (1)

1. 【特許請求の範囲】 １、基準入力信号を分周する第１の分周回路と、電圧制
   御発振器の出力信号を分周する第２の分周回路と、前記
   第１、第２の分周回路の出力信号の位相を比較する位相
   比較回路を有し、前記位相比較回路の出力信号をローパ
   スフィルタを介して前記電圧制御発振器を制御するフェ
   ーズロックループ回路の位相引込回路において、前記第
   １又は第２の分周回路の信号を入力とし、出力を第２又
   は第１の分周回路の初期リセット端子に接続される、同
   期回路と、前記同期回路を制御する起動回路を具備し、
   前記同期回路によって前記第１又は第２の分周回路を初
   期リセットし、前記第２と第１の分周回路出力の位相を
   同期させることを特徴とする位相引込回路。 ２、特許請求の範囲第１項に記載の起動回路が、電源の
   投入を検知する回路であることを特徴とする位相引込回
   路。 ３、特許請求の範囲第１項に記載の起動回路が、前記位
   相比較回路又は前記ローパスフィルタの出力信号を入力
   とし、位相差が予め定めた値より大きいか小さいかを検
   知する回路であることを特徴とする位相引込回路。