JPH06338791A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
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- JPH06338791A JPH06338791A JP5128952A JP12895293A JPH06338791A JP H06338791 A JPH06338791 A JP H06338791A JP 5128952 A JP5128952 A JP 5128952A JP 12895293 A JP12895293 A JP 12895293A JP H06338791 A JPH06338791 A JP H06338791A
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- circuit
- pulse
- output
- frequency
- pll
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬのロックアップタイムを短くし、電源
投入時間の短縮を可能とする。 【構成】 位相比較回路９によって、可変分周回路６の
分周出力と基準分周回路８の分周出力の位相を比較し、
位相差に応じた幅のパルスを出力する。この位相比較回
路９の出力パルスのパルス幅を、パルス伸長回路１０に
よって、パルス幅が長いほどより長く伸長し、このパル
ス伸長回路１０の出力パルスに基づいてローパスフィル
タ４によって、電圧制御発振回路２を制御する電圧を生
成する。
投入時間の短縮を可能とする。 【構成】 位相比較回路９によって、可変分周回路６の
分周出力と基準分周回路８の分周出力の位相を比較し、
位相差に応じた幅のパルスを出力する。この位相比較回
路９の出力パルスのパルス幅を、パルス伸長回路１０に
よって、パルス幅が長いほどより長く伸長し、このパル
ス伸長回路１０の出力パルスに基づいてローパスフィル
タ４によって、電圧制御発振回路２を制御する電圧を生
成する。
Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
【０００２】
【従来の技術】無線通信機器あるいは放送受信機器で
は、第１局部発振器としてＰＬＬ（フェーズロックトル
ープ）を用いた周波数シンセサイザが用いられている。
一般に、これらの分野で使用されるＰＬＬ周波数シンセ
サイザ回路は、外部接続された水晶振動子によって基準
発振信号を発生する水晶発振回路と、この水晶発振回路
の発振出力を分周して基準信号を生成する基準分周回路
と、電圧制御発振回路（以下、ＶＣＯとも記す。）の発
振信号を分周する可変分周回路と、基準分周回路の分周
出力周波数と可変分周回路の分周出力周波数の位相比較
を行いその位相差信号を出力する位相比較回路と、この
位相比較回路の出力を積分し、その位相差に応じた電圧
でＶＣＯを制御するローパスフィルタと、基準分周回路
の分周比と可変分周回路の分周比を設定する分周データ
保持回路とから構成されている。
は、第１局部発振器としてＰＬＬ（フェーズロックトル
ープ）を用いた周波数シンセサイザが用いられている。
一般に、これらの分野で使用されるＰＬＬ周波数シンセ
サイザ回路は、外部接続された水晶振動子によって基準
発振信号を発生する水晶発振回路と、この水晶発振回路
の発振出力を分周して基準信号を生成する基準分周回路
と、電圧制御発振回路（以下、ＶＣＯとも記す。）の発
振信号を分周する可変分周回路と、基準分周回路の分周
出力周波数と可変分周回路の分周出力周波数の位相比較
を行いその位相差信号を出力する位相比較回路と、この
位相比較回路の出力を積分し、その位相差に応じた電圧
でＶＣＯを制御するローパスフィルタと、基準分周回路
の分周比と可変分周回路の分周比を設定する分周データ
保持回路とから構成されている。
【０００３】従来、このようなＰＬＬ周波数シンセサイ
ザ回路は、前記位相差信号出力をそのまま積分して、Ｖ
ＣＯを制御している。
ザ回路は、前記位相差信号出力をそのまま積分して、Ｖ
ＣＯを制御している。
【０００４】
【発明が解決しようとする課題】ところで、一般にコー
ドレス電話や携帯電話等では、電源にバッテリを用いて
おり、消費電力を節約するため間欠駆動を行っている。
例えば、図７に示すように、子機は所定の周期Ｔで親機
と通信（ポーリング）を行って着呼信号の受信等を行
う。この場合、電源が投入されるごとにＰＬＬを動作さ
せ、ＰＬＬがロックするのを待ってデータ転送を行って
いる。従って、電源を投入している時間はＰＬＬのロッ
クアップタイムｔ1 と通信時間ｔ2 の和となる。そのた
め、ＰＬＬのロックアップタイムが長いと、待ち受け時
において電源を投入している時間が長くなり、バッテリ
の寿命が短くなってしまうという問題点がある。
ドレス電話や携帯電話等では、電源にバッテリを用いて
おり、消費電力を節約するため間欠駆動を行っている。
例えば、図７に示すように、子機は所定の周期Ｔで親機
と通信（ポーリング）を行って着呼信号の受信等を行
う。この場合、電源が投入されるごとにＰＬＬを動作さ
せ、ＰＬＬがロックするのを待ってデータ転送を行って
いる。従って、電源を投入している時間はＰＬＬのロッ
クアップタイムｔ1 と通信時間ｔ2 の和となる。そのた
め、ＰＬＬのロックアップタイムが長いと、待ち受け時
において電源を投入している時間が長くなり、バッテリ
の寿命が短くなってしまうという問題点がある。
【０００５】そこで本発明の目的は、ＰＬＬのロックア
ップタイムを短くして電源投入時間の短縮を可能とした
ＰＬＬ周波数シンセサイザ回路を提供することにある。
ップタイムを短くして電源投入時間の短縮を可能とした
ＰＬＬ周波数シンセサイザ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザ回路は、基準信号を発生する水晶発振回路
と、この水晶発振回路の出力を分周してＰＬＬの基準周
波数信号を生成する基準分周回路と、印加される電圧に
よって発振周波数が制御される電圧制御発振回路と、こ
の電圧制御発振回路の信号を分周する可変分周回路と、
この可変分周回路の分周出力と基準分周回路の分周出力
の位相を比較し、位相差に応じた幅のパルスを出力する
位相比較回路と、この位相比較回路の出力パルスのパル
ス幅を、パルス幅が長いほどより長く伸長する伸長回路
と、この伸長回路の出力パルスに基づいて電圧制御発振
回路を制御する電圧を発生するローパスフィルタとを備
えたものである。
ンセサイザ回路は、基準信号を発生する水晶発振回路
と、この水晶発振回路の出力を分周してＰＬＬの基準周
波数信号を生成する基準分周回路と、印加される電圧に
よって発振周波数が制御される電圧制御発振回路と、こ
の電圧制御発振回路の信号を分周する可変分周回路と、
この可変分周回路の分周出力と基準分周回路の分周出力
の位相を比較し、位相差に応じた幅のパルスを出力する
位相比較回路と、この位相比較回路の出力パルスのパル
ス幅を、パルス幅が長いほどより長く伸長する伸長回路
と、この伸長回路の出力パルスに基づいて電圧制御発振
回路を制御する電圧を発生するローパスフィルタとを備
えたものである。
【０００７】
【作用】このＰＬＬ周波数シンセサイザ回路では、位相
比較回路によって、可変分周回路の分周出力と基準分周
回路の分周出力の位相が比較され、位相差に応じた幅の
パルスが出力される。この位相比較回路の出力パルスの
パルス幅は、伸長回路によって、パルス幅が長いほどよ
り長く伸長され、この伸長回路の出力パルスに基づいて
ローパスフィルタによって、電圧制御発振回路を制御す
る電圧が発生される。従って、可変分周回路の分周出力
と基準分周回路の分周出力の位相差が大きく、位相比較
回路の出力パルスのパルス幅が長いほど、パルス幅がよ
り長く伸長されてループゲインが高くなり、位相差が小
さいときはパルス幅はあまり伸長されないのでループゲ
インは低いままとなり、その結果、ロックアップタイム
が短くなる。
比較回路によって、可変分周回路の分周出力と基準分周
回路の分周出力の位相が比較され、位相差に応じた幅の
パルスが出力される。この位相比較回路の出力パルスの
パルス幅は、伸長回路によって、パルス幅が長いほどよ
り長く伸長され、この伸長回路の出力パルスに基づいて
ローパスフィルタによって、電圧制御発振回路を制御す
る電圧が発生される。従って、可変分周回路の分周出力
と基準分周回路の分周出力の位相差が大きく、位相比較
回路の出力パルスのパルス幅が長いほど、パルス幅がよ
り長く伸長されてループゲインが高くなり、位相差が小
さいときはパルス幅はあまり伸長されないのでループゲ
インは低いままとなり、その結果、ロックアップタイム
が短くなる。
【０００８】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。
基づき説明する。
【０００９】図１は本発明の一実施例のＰＬＬ周波数シ
ンセサイザ回路の構成を示すブロック図である。この図
に示す回路は、通信機器あるいは放送受信機器用のＰＬ
Ｌ周波数シンセサイザ回路であり、ＰＬＬ周波数シンセ
サイザ集積回路１と、このＰＬＬ周波数シンセサイザ集
積回路１に接続された電圧制御発振回路（ＶＣＯ）２、
水晶振動子３およびチャージポンプ１２と、チャージポ
ンプ１２の出力を積分してＶＣＯ２に制御電圧Ｖ0 を与
えるローパスフィルタ（ＬＰＦ）４とを備えている。
ンセサイザ回路の構成を示すブロック図である。この図
に示す回路は、通信機器あるいは放送受信機器用のＰＬ
Ｌ周波数シンセサイザ回路であり、ＰＬＬ周波数シンセ
サイザ集積回路１と、このＰＬＬ周波数シンセサイザ集
積回路１に接続された電圧制御発振回路（ＶＣＯ）２、
水晶振動子３およびチャージポンプ１２と、チャージポ
ンプ１２の出力を積分してＶＣＯ２に制御電圧Ｖ0 を与
えるローパスフィルタ（ＬＰＦ）４とを備えている。
【００１０】ＰＬＬ周波数シンセサイザ集積回路１は、
ＶＣＯ２の発振信号ｆV を増幅する高感度な増幅回路５
と、この増幅回路５によって増幅されたＶＣＯ２の発振
信号ｆV を設定された分周比で分周する可変分周回路６
と、接続された水晶振動子３によって発振周波数が決定
される水晶発振回路７と、この水晶発振回路７の発振出
力を設定された分周比で分周する基準分周回路８と、可
変分周回路６の分周出力ｆP と基準分周回路８の分周出
力である基準周波数信号ｆR との位相差を検出し、この
位相差に応じたパルス幅のパルスを出力する位相比較回
路９と、この位相比較回路９の出力パルスのパルス幅
を、パルス幅が長いほどより長く伸長するパルス伸長回
路１０と、可変分周回路６の分周比と基準分周回路８の
分周比を設定するデータ保持回路１１とを備えている。
ＶＣＯ２の発振信号ｆV を増幅する高感度な増幅回路５
と、この増幅回路５によって増幅されたＶＣＯ２の発振
信号ｆV を設定された分周比で分周する可変分周回路６
と、接続された水晶振動子３によって発振周波数が決定
される水晶発振回路７と、この水晶発振回路７の発振出
力を設定された分周比で分周する基準分周回路８と、可
変分周回路６の分周出力ｆP と基準分周回路８の分周出
力である基準周波数信号ｆR との位相差を検出し、この
位相差に応じたパルス幅のパルスを出力する位相比較回
路９と、この位相比較回路９の出力パルスのパルス幅
を、パルス幅が長いほどより長く伸長するパルス伸長回
路１０と、可変分周回路６の分周比と基準分周回路８の
分周比を設定するデータ保持回路１１とを備えている。
【００１１】本実施例における位相比較回路９は、位相
差が正の値の場合にその絶対値に応じた幅のパルスを出
力する端子と、位相差が負の値の場合にその絶対値に応
じた幅のパルスを出力する端子の２つの出力端子を有し
ており、パルス伸長回路１０は位相比較回路９の各出力
端子からのパルスをそれぞれ別個に伸長して２つの出力
端子から出力する。
差が正の値の場合にその絶対値に応じた幅のパルスを出
力する端子と、位相差が負の値の場合にその絶対値に応
じた幅のパルスを出力する端子の２つの出力端子を有し
ており、パルス伸長回路１０は位相比較回路９の各出力
端子からのパルスをそれぞれ別個に伸長して２つの出力
端子から出力する。
【００１２】チャージポンプ１２は、パルス伸長回路１
０の出力パルスを入力し、位相差の正，負，ゼロに応じ
て三値の信号を出力する回路である。
０の出力パルスを入力し、位相差の正，負，ゼロに応じ
て三値の信号を出力する回路である。
【００１３】次に、本実施例の動作の概要について説明
する。
する。
【００１４】本実施例のＰＬＬ周波数シンセサイザ回路
では、基準分周回路８によって基準周波数信号ｆR が生
成され、可変分周回路６によってＶＣＯ２の発振信号ｆ
V を設定された分周比で分周した分周出力ｆP が得られ
る。そして、位相比較回路９によって、可変分周回路６
の分周出力ｆP と基準分周回路８からの基準周波数信号
ｆR の位相が比較され、位相差に応じた幅のパルスが出
力される。この位相比較回路９の出力パルスのパルス幅
は、パルス伸長回路１０によって、パルス幅が長いほど
より長く伸長される。このパルス伸長回路１０の出力パ
ルスはチャージポンプ１２によって三値の信号に変換さ
れてローパスフィルタ４によって積分され、ＶＣＯ２を
制御する制御電圧Ｖ0 が得られる。そして、この制御電
圧Ｖ0 によってＶＣＯ２の発振周波数が制御される。こ
のようにして、基準周波数信号ｆR の周波数の整数倍の
周波数の発振信号ｆV が得られる。この発振信号ｆV の
周波数は可変分周回路６の分周比を変えることで変える
ことができる。そして、この発振信号ｆV が例えば第１
局部発振周波数信号として利用される。
では、基準分周回路８によって基準周波数信号ｆR が生
成され、可変分周回路６によってＶＣＯ２の発振信号ｆ
V を設定された分周比で分周した分周出力ｆP が得られ
る。そして、位相比較回路９によって、可変分周回路６
の分周出力ｆP と基準分周回路８からの基準周波数信号
ｆR の位相が比較され、位相差に応じた幅のパルスが出
力される。この位相比較回路９の出力パルスのパルス幅
は、パルス伸長回路１０によって、パルス幅が長いほど
より長く伸長される。このパルス伸長回路１０の出力パ
ルスはチャージポンプ１２によって三値の信号に変換さ
れてローパスフィルタ４によって積分され、ＶＣＯ２を
制御する制御電圧Ｖ0 が得られる。そして、この制御電
圧Ｖ0 によってＶＣＯ２の発振周波数が制御される。こ
のようにして、基準周波数信号ｆR の周波数の整数倍の
周波数の発振信号ｆV が得られる。この発振信号ｆV の
周波数は可変分周回路６の分周比を変えることで変える
ことができる。そして、この発振信号ｆV が例えば第１
局部発振周波数信号として利用される。
【００１５】次に、本実施例の特徴であるパルス伸長回
路１０について詳しく説明する。
路１０について詳しく説明する。
【００１６】図２，図３はパルス伸長回路１０の構成を
示すブロック図である。このパルス伸長回路１０は、入
力パルスＩＮの幅をクロックＣＬによってカウントし、
このカウント値を二乗した値に対応する幅の出力パルス
ＯＵＴを出力する回路である。
示すブロック図である。このパルス伸長回路１０は、入
力パルスＩＮの幅をクロックＣＬによってカウントし、
このカウント値を二乗した値に対応する幅の出力パルス
ＯＵＴを出力する回路である。
【００１７】図２に示すように、このパルス伸長回路１
０は、縦列接続されたフリップフロップ（以下、ＦＦと
記す。）３１〜３３からなる。クロックカウント用のカ
ウンタ３０と、縦列接続されたＦＦ４１〜４３から構成
され所定のタイミングでカウンタ３０のカウント値をラ
ッチするラッチ回路４０とを備えている。ＦＦ３１〜３
３の各Ｑ出力であるＱＡ１〜ＱＡ３は、それぞれＦＦ４
１〜４３のＤ入力端に印加されている。
０は、縦列接続されたフリップフロップ（以下、ＦＦと
記す。）３１〜３３からなる。クロックカウント用のカ
ウンタ３０と、縦列接続されたＦＦ４１〜４３から構成
され所定のタイミングでカウンタ３０のカウント値をラ
ッチするラッチ回路４０とを備えている。ＦＦ３１〜３
３の各Ｑ出力であるＱＡ１〜ＱＡ３は、それぞれＦＦ４
１〜４３のＤ入力端に印加されている。
【００１８】また、入力パルスＩＮはノアゲート３４の
第１の入力端に印加されている。このノアゲート３４の
出力端は、ノアゲート３５の第１の入力端に接続される
と共にノアゲート３６の第２の入力端に接続されてい
る。ノアゲート３５の第２の入力端には初期リセット信
号ＰＯＣが印加され、第３の入力端には後述する信号Ｏ
ＵＴＳが印加されている。ノアゲート３５の出力端はノ
アゲート３４の第２の入力端に接続されると共に、この
ノアゲート３５の出力が出力パルスＯＵＴとなってい
る。また、初期リセット信号ＰＯＣはインバータ３７に
も印加され、インバータ３７の出力端はＦＦ４１〜４３
の各クリア端子に接続されている。また、入力パルスＩ
Ｎは、遅延回路６１，ノアゲート６２，及び負論理入力
のアンドゲート６３からなる立下りエッジ検出部３８に
も印加されている。この立下りエッジ検出部３８は入力
パルスＩＮの立下りエッジを検出し、検出信号ＤＣＫを
出力するものである。この検出信号ＤＣＫはノアゲート
３６の第３の入力端とＦＦ４１〜４３の各クロック入力
端Ｃに印加されている。
第１の入力端に印加されている。このノアゲート３４の
出力端は、ノアゲート３５の第１の入力端に接続される
と共にノアゲート３６の第２の入力端に接続されてい
る。ノアゲート３５の第２の入力端には初期リセット信
号ＰＯＣが印加され、第３の入力端には後述する信号Ｏ
ＵＴＳが印加されている。ノアゲート３５の出力端はノ
アゲート３４の第２の入力端に接続されると共に、この
ノアゲート３５の出力が出力パルスＯＵＴとなってい
る。また、初期リセット信号ＰＯＣはインバータ３７に
も印加され、インバータ３７の出力端はＦＦ４１〜４３
の各クリア端子に接続されている。また、入力パルスＩ
Ｎは、遅延回路６１，ノアゲート６２，及び負論理入力
のアンドゲート６３からなる立下りエッジ検出部３８に
も印加されている。この立下りエッジ検出部３８は入力
パルスＩＮの立下りエッジを検出し、検出信号ＤＣＫを
出力するものである。この検出信号ＤＣＫはノアゲート
３６の第３の入力端とＦＦ４１〜４３の各クロック入力
端Ｃに印加されている。
【００１９】ＦＦ３１のＱ出力ＱＡ１とＦＦ４１のＱ出
力Ｌ１はＥＸＯＲゲート（イクスクルーシブオアゲー
ト）４４の各入力端に印加され、ＦＦ３２のＱ出力ＱＡ
２とＦＦ４２のＱ出力Ｌ２はＥＸＯＲゲート４５の各入
力端に印加され、ＦＦ３３のＱ出力ＱＡ３とＦＦ４３の
Ｑ出力Ｌ３はＥＸＯＲゲート４６の各入力端に印加され
ている。ＥＸＯＲゲート４４〜４６の各出力端は負論理
入力のアンドゲート４７の各入力端に接続され、このア
ンドゲート４７の出力ＱＢ１Ｃがノアゲート３６の第１
の入力端に印加されている。
力Ｌ１はＥＸＯＲゲート（イクスクルーシブオアゲー
ト）４４の各入力端に印加され、ＦＦ３２のＱ出力ＱＡ
２とＦＦ４２のＱ出力Ｌ２はＥＸＯＲゲート４５の各入
力端に印加され、ＦＦ３３のＱ出力ＱＡ３とＦＦ４３の
Ｑ出力Ｌ３はＥＸＯＲゲート４６の各入力端に印加され
ている。ＥＸＯＲゲート４４〜４６の各出力端は負論理
入力のアンドゲート４７の各入力端に接続され、このア
ンドゲート４７の出力ＱＢ１Ｃがノアゲート３６の第１
の入力端に印加されている。
【００２０】また、パルス伸長回路１０は、図３に示す
ように、縦列接続されたＦＦ５１〜５３から構成されア
ンドゲート４７の出力ＱＢ１Ｃをカウントするカウンタ
５０を備えている。ＦＦ５１〜５３の各クリア端子には
ノアゲート３５（図２）の出力ＯＵＴが印加されてい
る。
ように、縦列接続されたＦＦ５１〜５３から構成されア
ンドゲート４７の出力ＱＢ１Ｃをカウントするカウンタ
５０を備えている。ＦＦ５１〜５３の各クリア端子には
ノアゲート３５（図２）の出力ＯＵＴが印加されてい
る。
【００２１】ＦＦ５１のＱ出力ＱＢ１とＦＦ４１のＱ出
力Ｌ１はＥＸＯＲゲート５４の各入力端に印加され、Ｆ
Ｆ５２のＱ出力ＱＢ２とＦＦ４２のＱ出力Ｌ２はＥＸＯ
Ｒゲート５５の各入力端に印加され、ＦＦ５３のＱ出力
ＱＢ３とＦＦ４３のＱ出力Ｌ３はＥＸＯＲゲート５６の
各入力端に印加されている。ＥＸＯＲゲート５４〜５６
の各出力端は負論理入力のアンドゲート５７の各入力端
に接続され、このアンドゲート５７の出力ＯＵＴＳがノ
アゲート３５（図２）の第３の入力端に印加されてい
る。
力Ｌ１はＥＸＯＲゲート５４の各入力端に印加され、Ｆ
Ｆ５２のＱ出力ＱＢ２とＦＦ４２のＱ出力Ｌ２はＥＸＯ
Ｒゲート５５の各入力端に印加され、ＦＦ５３のＱ出力
ＱＢ３とＦＦ４３のＱ出力Ｌ３はＥＸＯＲゲート５６の
各入力端に印加されている。ＥＸＯＲゲート５４〜５６
の各出力端は負論理入力のアンドゲート５７の各入力端
に接続され、このアンドゲート５７の出力ＯＵＴＳがノ
アゲート３５（図２）の第３の入力端に印加されてい
る。
【００２２】次に、図４に示すタイミングチャートを参
照して、パルス伸長回路１０の動作について説明する。
照して、パルス伸長回路１０の動作について説明する。
【００２３】（ｃ）に示すように初期リセット信号ＰＯ
Ｃがロウになった後、（ｂ）に示すように入力パルスＩ
Ｎが立上ると、（ｈ）に示すように信号ＱＡ１Ｒがハイ
になり、カウンタ３０が（ａ）に示すクロックＣＬのカ
ウントを開始する。また、（ｄ）に示すように出力パル
スＯＵＴが立上る。
Ｃがロウになった後、（ｂ）に示すように入力パルスＩ
Ｎが立上ると、（ｈ）に示すように信号ＱＡ１Ｒがハイ
になり、カウンタ３０が（ａ）に示すクロックＣＬのカ
ウントを開始する。また、（ｄ）に示すように出力パル
スＯＵＴが立上る。
【００２４】次に、（ｂ）に示すように入力パルスＩＮ
が立下ると、立下りエッジ検出部３８によって立下りエ
ッジが検出され、（ｉ）に示すように検出信号ＤＣＫが
出力される。この検出信号ＤＣＫの出力のタイミング
で、（ｅ）〜（ｇ）に示すＦＦ３１〜３３の各出力ＱＡ
１〜ＱＡ３が、ラッチ回路４０の各ＦＦ４１〜４３にラ
ッチされ、また、ＦＦ３１〜３３がリセットされる。こ
のようにして、入力パルスＩＮの幅に対応するクロック
ＣＬのカウント値がラッチ回路４０に記憶される。図４
に示す例では、入力パルスＩＮの幅に対応するクロック
ＣＬのカウント値は“４”（２進数では“１００”）で
あり、（ｊ）〜（ｌ）に示すようにＦＦ４１〜４３の出
力Ｌ１〜Ｌ３がこの値を示している。
が立下ると、立下りエッジ検出部３８によって立下りエ
ッジが検出され、（ｉ）に示すように検出信号ＤＣＫが
出力される。この検出信号ＤＣＫの出力のタイミング
で、（ｅ）〜（ｇ）に示すＦＦ３１〜３３の各出力ＱＡ
１〜ＱＡ３が、ラッチ回路４０の各ＦＦ４１〜４３にラ
ッチされ、また、ＦＦ３１〜３３がリセットされる。こ
のようにして、入力パルスＩＮの幅に対応するクロック
ＣＬのカウント値がラッチ回路４０に記憶される。図４
に示す例では、入力パルスＩＮの幅に対応するクロック
ＣＬのカウント値は“４”（２進数では“１００”）で
あり、（ｊ）〜（ｌ）に示すようにＦＦ４１〜４３の出
力Ｌ１〜Ｌ３がこの値を示している。
【００２５】その後もカウンタ３０はカウントを続け、
カウンタ３０のカウント値とラッチ回路４０の出力値が
一致すると、（ｍ）に示すようにアンドゲート４７の出
力ＱＢ１Ｃがハイになり、カウンタ３０がリセットさ
れ、ＱＢ１Ｃはロウに戻る。従って、カウント３０が最
初にカウントした入力パルスＩＮの幅に対応するカウン
ト値だけクロックＣＬをカウントするごとに、ＱＢ１Ｃ
がパルス状に出力される。
カウンタ３０のカウント値とラッチ回路４０の出力値が
一致すると、（ｍ）に示すようにアンドゲート４７の出
力ＱＢ１Ｃがハイになり、カウンタ３０がリセットさ
れ、ＱＢ１Ｃはロウに戻る。従って、カウント３０が最
初にカウントした入力パルスＩＮの幅に対応するカウン
ト値だけクロックＣＬをカウントするごとに、ＱＢ１Ｃ
がパルス状に出力される。
【００２６】（ｎ）〜（ｐ）に示すように、カウンタ５
０はＱＢ１Ｃをカウントする。そして、カウンタ５０の
カウント値とラッチ回路４０の出力値が一致すると、
（ｑ）に示すようにアンドゲート５７の出力ＯＵＴＳが
ハイになり、（ｄ）に示すようにノアゲート３５の出力
である出力パルスＯＵＴがロウになる。また、カウンタ
５０がリセットされ、ＯＵＴＳはロウに戻るが、ノアゲ
ート３５に入力されるノアゲート３４の出力がハイのま
まとなるので出力パルスＯＵＴはロウのままとなる。
０はＱＢ１Ｃをカウントする。そして、カウンタ５０の
カウント値とラッチ回路４０の出力値が一致すると、
（ｑ）に示すようにアンドゲート５７の出力ＯＵＴＳが
ハイになり、（ｄ）に示すようにノアゲート３５の出力
である出力パルスＯＵＴがロウになる。また、カウンタ
５０がリセットされ、ＯＵＴＳはロウに戻るが、ノアゲ
ート３５に入力されるノアゲート３４の出力がハイのま
まとなるので出力パルスＯＵＴはロウのままとなる。
【００２７】このようにして、出力パルスＯＵＴは、入
力パルスＩＮの幅をクロックＣＬによってカウントした
カウント値を二乗した値に対応する幅（図４の例ではク
ロックＣＬの４×４＝１６個分）となる。
力パルスＩＮの幅をクロックＣＬによってカウントした
カウント値を二乗した値に対応する幅（図４の例ではク
ロックＣＬの４×４＝１６個分）となる。
【００２８】このように本実施例によれば、位相比較回
路９の出力パルスのパルス幅は、パルス伸長回路１０に
よって、パルス幅が長いほどより長く伸長される。その
結果、図５に示すように位相差と制御電圧Ｖ0 の関係を
従来の場合と本実施例の場合とで比べると、符号６１で
示す従来の場合に比べ、本実施例では符号６２で示すよ
うに位相差の絶対値が大きいほど制御電圧Ｖ0 の絶対値
がより大きくなる。
路９の出力パルスのパルス幅は、パルス伸長回路１０に
よって、パルス幅が長いほどより長く伸長される。その
結果、図５に示すように位相差と制御電圧Ｖ0 の関係を
従来の場合と本実施例の場合とで比べると、符号６１で
示す従来の場合に比べ、本実施例では符号６２で示すよ
うに位相差の絶対値が大きいほど制御電圧Ｖ0 の絶対値
がより大きくなる。
【００２９】従って、本実施例のＰＬＬ周波数シンセサ
イザ回路の動作では、ＰＬＬがロックしていない（位相
差大）のときはループゲインが高くなり、ＰＬＬがロッ
クしている状態またはロック過程において位相が合って
いるときにはループゲインが低くなる。その結果、図６
に示すようにＰＬＬが周波数ｆ0 にロックするまでの発
振周波数の変化を従来の場合と本実施例の場合とで比べ
ると、符号６３で示す従来の場合に比べ、本実施例では
符号６４に示すようにより早いロックが可能となる。
イザ回路の動作では、ＰＬＬがロックしていない（位相
差大）のときはループゲインが高くなり、ＰＬＬがロッ
クしている状態またはロック過程において位相が合って
いるときにはループゲインが低くなる。その結果、図６
に示すようにＰＬＬが周波数ｆ0 にロックするまでの発
振周波数の変化を従来の場合と本実施例の場合とで比べ
ると、符号６３で示す従来の場合に比べ、本実施例では
符号６４に示すようにより早いロックが可能となる。
【００３０】なお、本発明は上記実施例に限定されず、
例えば実施例では、パルスの幅をクロックによるカウン
ト値で二乗となるように伸長したが、位相差に対してパ
ルス幅が指数関数的に増大するようにパルス幅を伸長さ
せても良いし、所定のパルス幅以上の場合にのみ一定の
割合であるいはパルス幅に応じてパルス幅を伸長するよ
うにしても良い。
例えば実施例では、パルスの幅をクロックによるカウン
ト値で二乗となるように伸長したが、位相差に対してパ
ルス幅が指数関数的に増大するようにパルス幅を伸長さ
せても良いし、所定のパルス幅以上の場合にのみ一定の
割合であるいはパルス幅に応じてパルス幅を伸長するよ
うにしても良い。
【００３１】
【発明の効果】以上説明したように本発明によれば、位
相比較回路の出力パルスのパルス幅を、パルス幅が長い
ほどより長く伸長するようにしたので、位相差が大きい
ほどループゲインが高くなり、位相差が小さいときはル
ープゲインは低いままとなり、ＰＬＬのロックアップタ
イムを短くでき、電源投入時間の短縮が可能になるとい
う効果がある。
相比較回路の出力パルスのパルス幅を、パルス幅が長い
ほどより長く伸長するようにしたので、位相差が大きい
ほどループゲインが高くなり、位相差が小さいときはル
ープゲインは低いままとなり、ＰＬＬのロックアップタ
イムを短くでき、電源投入時間の短縮が可能になるとい
う効果がある。
【図１】本発明の一実施例のＰＬＬ周波数シンセサイザ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】図１におけるパルス伸長回路の前半部分の構成
を示すブロック図である。
を示すブロック図である。
【図３】図１におけるパルス伸長回路の後半部分の構成
を示すブロック図である。
を示すブロック図である。
【図４】図２のパルス伸長回路の動作を示すタイミング
チャートである。
チャートである。
【図５】位相差とＶＣＯの制御電圧の関係について従来
の場合と本発明の一実施例の場合とで比較して示す特性
図である。
の場合と本発明の一実施例の場合とで比較して示す特性
図である。
【図６】ＰＬＬがロックするまでの発振周波数の変化を
従来の場合と本発明の一実施例の場合とで比較して示す
特性図である。
従来の場合と本発明の一実施例の場合とで比較して示す
特性図である。
【図７】コードレス電話等における電源投入時間とＰＬ
Ｌのロックアップタイムと通信時間の関係を示す説明図
である。
Ｌのロックアップタイムと通信時間の関係を示す説明図
である。
１ ＰＬＬ周波数シンセサイザ集積回路 ２ 電圧制御発振器 ３ 水晶振動子 ４ ローパスフィルタ ６ 可変分周回路 ７ 水晶発振回路 ８ 基準分周回路 ９ 位相比較回路 １０ パルス伸長回路
Claims (1)
- 【請求項１】 基準信号を発生する水晶発振回路と、 この水晶発振回路の出力を分周してＰＬＬの基準周波数
信号を生成する基準分周回路と、 印加される電圧によって発振周波数が制御される電圧制
御発振回路と、 この電圧制御発振回路の信号を分周する可変分周回路
と、 この可変分周回路の分周出力と前記基準分周回路の分周
出力の位相を比較し、位相差に応じた幅のパルスを出力
する位相比較回路と、 この位相比較回路の出力パルスのパルス幅を、パルス幅
が長いほどより長く伸長する伸長回路と、 この伸長回路の出力パルスに基づいて前記電圧制御発振
回路を制御する電圧を発生するローパスフィルタとを具
備することを特徴とするＰＬＬ周波数シンセサイザ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128952A JPH06338791A (ja) | 1993-05-31 | 1993-05-31 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128952A JPH06338791A (ja) | 1993-05-31 | 1993-05-31 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338791A true JPH06338791A (ja) | 1994-12-06 |
Family
ID=14997473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128952A Pending JPH06338791A (ja) | 1993-05-31 | 1993-05-31 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867769A (en) * | 1988-01-16 | 1989-09-19 | Asahi Glass Company, Ltd. | Supporting structure for ceramic tubes in a gas system |
-
1993
- 1993-05-31 JP JP5128952A patent/JPH06338791A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867769A (en) * | 1988-01-16 | 1989-09-19 | Asahi Glass Company, Ltd. | Supporting structure for ceramic tubes in a gas system |
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