JP2828807B2 - Ｐｌｌ回路のデッドロック防止回路 - Google Patents
Ｐｌｌ回路のデッドロック防止回路Info
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- JP2828807B2 JP2828807B2 JP3283105A JP28310591A JP2828807B2 JP 2828807 B2 JP2828807 B2 JP 2828807B2 JP 3283105 A JP3283105 A JP 3283105A JP 28310591 A JP28310591 A JP 28310591A JP 2828807 B2 JP2828807 B2 JP 2828807B2
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Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
【０００２】
【従来の技術】一般に、無線通信機器あるいは放送受信
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を増幅す
る増幅回路と、該増幅回路によって増幅されたＶＣＯの
発振信号を分周する可変分周回路と、基準分周回路の分
周出力周波数ｆRと可変分周回路の分周出力周波数ｆPの
位相比較を行いその位相差に応じた電圧をＶＣＯに印加
する位相比較回路と、基準分周回路の分周数を設定する
第１のラッチ回路と、可変分周回路の分周数を設定する
第２のラッチ回路と、第１及び第２のラッチ回路に分周
データをセットするために外部の制御装置、例えば、マ
イクロコンピュータからのデータを受け取るシフトレジ
スタとから構成されている。
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を増幅す
る増幅回路と、該増幅回路によって増幅されたＶＣＯの
発振信号を分周する可変分周回路と、基準分周回路の分
周出力周波数ｆRと可変分周回路の分周出力周波数ｆPの
位相比較を行いその位相差に応じた電圧をＶＣＯに印加
する位相比較回路と、基準分周回路の分周数を設定する
第１のラッチ回路と、可変分周回路の分周数を設定する
第２のラッチ回路と、第１及び第２のラッチ回路に分周
データをセットするために外部の制御装置、例えば、マ
イクロコンピュータからのデータを受け取るシフトレジ
スタとから構成されている。
【０００３】このようなＰＬＬ周波数シンセサイザ集積
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ周波数シンセサイザ集積回路では、ＶＣＯからの
高周波信号が印加されて動作するため、高感度な増幅回
路が内蔵されている。そのために、増幅回路の入力信号
がない場合でも集積回路の内部で発生する電源ノイズ等
により増幅回路が動作し、あたかも入力信号があるよう
にある周波数で発振する場合がある。この発振を自励発
振（フリーラン）と呼ぶ。
ＰＬＬ周波数シンセサイザ集積回路では、ＶＣＯからの
高周波信号が印加されて動作するため、高感度な増幅回
路が内蔵されている。そのために、増幅回路の入力信号
がない場合でも集積回路の内部で発生する電源ノイズ等
により増幅回路が動作し、あたかも入力信号があるよう
にある周波数で発振する場合がある。この発振を自励発
振（フリーラン）と呼ぶ。
【０００５】一方、外部接続されるＶＣＯにおいて、制
御電圧が０ボルトであると発振を開始しないものがあ
る。このようなＶＣＯを用いた場合、電源投入直後はＶ
ＣＯが発振しないにも係わらず、増幅回路の自励発振に
より可変分周回路の分周動作が開始される。そして、増
幅回路のフリーラン周波数が可変分周回路及び基準分周
回路に設定された分周数によって定まるロック周波数よ
り高い場合には、位相比較回路の出力はＶＣＯの制御電
圧を下げるように作用する。従って、この場合には、Ｖ
ＣＯの制御電圧が０ボルトに固定されてしまいＶＣＯの
発振が開始しないという誤動作となる。この状態をＰＬ
Ｌのデッドロックと呼ぶ。
御電圧が０ボルトであると発振を開始しないものがあ
る。このようなＶＣＯを用いた場合、電源投入直後はＶ
ＣＯが発振しないにも係わらず、増幅回路の自励発振に
より可変分周回路の分周動作が開始される。そして、増
幅回路のフリーラン周波数が可変分周回路及び基準分周
回路に設定された分周数によって定まるロック周波数よ
り高い場合には、位相比較回路の出力はＶＣＯの制御電
圧を下げるように作用する。従って、この場合には、Ｖ
ＣＯの制御電圧が０ボルトに固定されてしまいＶＣＯの
発振が開始しないという誤動作となる。この状態をＰＬ
Ｌのデッドロックと呼ぶ。
【０００６】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を増幅する増
幅回路と、該増幅回路で増幅された前記電圧制御発振回
路の出力を分周する可変分周回路と、該可変分周回路の
分周出力と前記基準分周回路の分周出力の位相を比較し
位相差に応じた電圧を前記電圧制御発振回路に印加する
位相比較回路と、電源電圧の印加時に初期設定パルスを
発生する電源電圧検出回路と、前記初期設定パルスによ
ってセットされるフリップフロップと、前記可変分周回
路の出力と前記位相比較回路の入力の間に設けられ、前
記フリップフロップの出力によって制御されるゲート回
路とを備え、電源投入時に前記フリップフロップがセッ
トされることにより前記ゲート回路が前記可変分周回路
の出力を遮断し、ＰＬＬ回路のデッドロックを防止する
ことを特徴とする。
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を増幅する増
幅回路と、該増幅回路で増幅された前記電圧制御発振回
路の出力を分周する可変分周回路と、該可変分周回路の
分周出力と前記基準分周回路の分周出力の位相を比較し
位相差に応じた電圧を前記電圧制御発振回路に印加する
位相比較回路と、電源電圧の印加時に初期設定パルスを
発生する電源電圧検出回路と、前記初期設定パルスによ
ってセットされるフリップフロップと、前記可変分周回
路の出力と前記位相比較回路の入力の間に設けられ、前
記フリップフロップの出力によって制御されるゲート回
路とを備え、電源投入時に前記フリップフロップがセッ
トされることにより前記ゲート回路が前記可変分周回路
の出力を遮断し、ＰＬＬ回路のデッドロックを防止する
ことを特徴とする。
【０００７】また、前記電圧制御発振回路の出力と前記
増幅回路の入力の間に設けられ、前記フリップフロップ
の出力によって制御される遮断回路とを備え、電源投入
時に前記フリップフロップがセットされることにより前
記遮断回路が前記電圧制御発振回路の出力を遮断し、Ｐ
ＬＬ回路のデッドロックを防止することを特徴とするも
のである。
増幅回路の入力の間に設けられ、前記フリップフロップ
の出力によって制御される遮断回路とを備え、電源投入
時に前記フリップフロップがセットされることにより前
記遮断回路が前記電圧制御発振回路の出力を遮断し、Ｐ
ＬＬ回路のデッドロックを防止することを特徴とするも
のである。
【０００８】
【作用】上述の手段によれば、電源投入時に電源電圧検
出回路から出力される初期設定パルスによって、フリッ
プフロップがセットされ、このセット出力により、ゲー
ト回路あるいは遮断回路が動作し、可変分周回路から位
相比較回路への出力が停止される。従って、位相比較回
路の出力はＶＣＯの周波数を高くするように作用し、Ｖ
ＣＯの制御電圧を上昇する。これにより、発振を停止し
ていたＶＣＯの発振が開始される。
出回路から出力される初期設定パルスによって、フリッ
プフロップがセットされ、このセット出力により、ゲー
ト回路あるいは遮断回路が動作し、可変分周回路から位
相比較回路への出力が停止される。従って、位相比較回
路の出力はＶＣＯの周波数を高くするように作用し、Ｖ
ＣＯの制御電圧を上昇する。これにより、発振を停止し
ていたＶＣＯの発振が開始される。
【０００９】
【実施例】図１は、本発明の実施例を示すブロック図で
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、マイクロコンピュータ４が接続されて、通信
機器あるいは放送受信機器のＰＬＬ周波数シンセサイザ
回路が構成される。ＰＬＬ周波数シンセサイザ集積回路
１は、ＶＣＯ２の発信信号ｆVを増幅する高感度な増幅
回路５と、増幅回路５によって増幅されたＶＣＯ２の発
信信号ｆVを設定された分周数で分周する可変分周回路
６と、接続された水晶振動子３によって発振周波数が決
定される水晶発振回路７と、水晶発振回路７の発振出力
を設定された分周数で分周する基準分周回路８と、可変
分周回路６の分周出力ｆPと基準分周回路８の分周出力
である基準周波数信号ｆRの位相差を検出しその位相差
に応じた電圧をＶＣＯ２に印加する位相比較回路９と、
可変分周回路６及び基準分周回路８の分周数を保持する
ラッチ回路１０と、マイクロコンピュータ４から可変分
周回路６及び基準分周回路８の分周数データを受け取る
ためのシフトレジスタ１１と、電源がＰＬＬ周波数シン
セサイザ集積回路１に印加されたことを検出しセットパ
ルスＰSをＲ−ＳＦＦ１３に供給する電源電圧検出回路
１４と、可変分周回路６の分周出力と位相比較回路９の
間にＲ−ＳＦＦ１３の出力ＧCで制御されるゲート回路
１２が設けられて構成される。
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、マイクロコンピュータ４が接続されて、通信
機器あるいは放送受信機器のＰＬＬ周波数シンセサイザ
回路が構成される。ＰＬＬ周波数シンセサイザ集積回路
１は、ＶＣＯ２の発信信号ｆVを増幅する高感度な増幅
回路５と、増幅回路５によって増幅されたＶＣＯ２の発
信信号ｆVを設定された分周数で分周する可変分周回路
６と、接続された水晶振動子３によって発振周波数が決
定される水晶発振回路７と、水晶発振回路７の発振出力
を設定された分周数で分周する基準分周回路８と、可変
分周回路６の分周出力ｆPと基準分周回路８の分周出力
である基準周波数信号ｆRの位相差を検出しその位相差
に応じた電圧をＶＣＯ２に印加する位相比較回路９と、
可変分周回路６及び基準分周回路８の分周数を保持する
ラッチ回路１０と、マイクロコンピュータ４から可変分
周回路６及び基準分周回路８の分周数データを受け取る
ためのシフトレジスタ１１と、電源がＰＬＬ周波数シン
セサイザ集積回路１に印加されたことを検出しセットパ
ルスＰSをＲ−ＳＦＦ１３に供給する電源電圧検出回路
１４と、可変分周回路６の分周出力と位相比較回路９の
間にＲ−ＳＦＦ１３の出力ＧCで制御されるゲート回路
１２が設けられて構成される。
【００１０】ＰＬＬ周波数シンセサイザ集積回路１にお
いて、ラッチ回路１０は、可変分周回路６の分周数デー
タを保持する第１のラッチ回路１０ａと基準分周回路８
の分周数を保持する第２のラッチ回路１０ｂとから構成
され、マイクロコンピュータ４からデータＤＩと同期ク
ロックＣＬによってシフトレジスタ１１に分周数データ
が転送された後、マイクロコンピュータ４から出力され
るラッチパルスＣＥにより、シフトレジスタ１１の分周
数データがラッチ回路１０に保持される。可変分周回路
６において、分周出力ｆPはプリセット制御端子ＰＥに
も印加されているため、分周出力ｆPが出力されるたび
に、第１のラッチ回路１０ａに保持されている分周数デ
ータが可変分周回路６にセットされる。一方、基準分周
回路８では、第２のラッチ回路１０ｂに保持されている
データに基づき基準分周回路８の複数の分周段の出力か
ら１つを選択出力している。
いて、ラッチ回路１０は、可変分周回路６の分周数デー
タを保持する第１のラッチ回路１０ａと基準分周回路８
の分周数を保持する第２のラッチ回路１０ｂとから構成
され、マイクロコンピュータ４からデータＤＩと同期ク
ロックＣＬによってシフトレジスタ１１に分周数データ
が転送された後、マイクロコンピュータ４から出力され
るラッチパルスＣＥにより、シフトレジスタ１１の分周
数データがラッチ回路１０に保持される。可変分周回路
６において、分周出力ｆPはプリセット制御端子ＰＥに
も印加されているため、分周出力ｆPが出力されるたび
に、第１のラッチ回路１０ａに保持されている分周数デ
ータが可変分周回路６にセットされる。一方、基準分周
回路８では、第２のラッチ回路１０ｂに保持されている
データに基づき基準分周回路８の複数の分周段の出力か
ら１つを選択出力している。
【００１１】図１において、電源電圧が投入されると、
電源電圧検出回路１４から発生されるセットパルスＰS
によりＲ−ＳＦＦ１３がセットされる。このＲ−ＳＦＦ
１３のセット出力ＧCによりゲート回路１２が制御さ
れ、可変分周回路６の分周出力ｆPが遮断され、位相比
較回路９への供給が停止される。これにより位相比較回
路９から出力される制御電圧は最大電圧となり、ＶＣＯ
２の発振が開始される。これにより、ＰＬＬ回路のデッ
ドロックが防止される。
電源電圧検出回路１４から発生されるセットパルスＰS
によりＲ−ＳＦＦ１３がセットされる。このＲ−ＳＦＦ
１３のセット出力ＧCによりゲート回路１２が制御さ
れ、可変分周回路６の分周出力ｆPが遮断され、位相比
較回路９への供給が停止される。これにより位相比較回
路９から出力される制御電圧は最大電圧となり、ＶＣＯ
２の発振が開始される。これにより、ＰＬＬ回路のデッ
ドロックが防止される。
【００１２】電源投入から所定時間後、マイクロコンピ
ュータ４は、可変分周回路６の分周数及び基準分周回路
８の分周数を設定するデータをシフトレジスタ１１に供
給し、ラッチ回路１０にセットすると共に、リセット信
号ＲＳを出力してＲ−ＳＦＦ１３をリセットする。これ
により、ゲート回路１２は可変分周回路の分周出力ｆ P
を位相比較回路９に供給するので、設定された分周数に
基づく動作が行われる。
ュータ４は、可変分周回路６の分周数及び基準分周回路
８の分周数を設定するデータをシフトレジスタ１１に供
給し、ラッチ回路１０にセットすると共に、リセット信
号ＲＳを出力してＲ−ＳＦＦ１３をリセットする。これ
により、ゲート回路１２は可変分周回路の分周出力ｆ P
を位相比較回路９に供給するので、設定された分周数に
基づく動作が行われる。
【００１３】図２は、本発明の他の実施例を示す回路図
であり、図１に示された可変分周回路６の出力を直接位
相比較回路９に供給するようにし、ゲート回路１２の代
わりに増幅回路５の入力に遮断回路を設けたものであ
る。増幅回路５は、入出力に帰還抵抗１５が設けられた
インバータ１６とインバータ１６の入力にＶＣＯ２から
の発振出力を印加する入力コンデンサ１７と、インバー
タ１６の出力を可変分周回路６に出力するインバータ１
８とから構成され、このインバータ１６の入力と接地間
に遮断回路を構成するＮチャネルＭＯＳ１９が設けられ
る。このＭＯＳ１９のゲート電極には図１に示されたＲ
−ＳＦＦ１３の出力信号ＧCが印加される。従って、電
源が投入されてＲ−ＳＦＦ１３がセットされると、その
出力によりＭＯＳ１９がオンし、インバータ１６の入力
が接地電圧に固定される。従って、増幅回路５はフリー
ラン周波数による自励発振が起こらず、可変分周回路６
に印加される信号は、接地電圧に固定されるので、可変
分周回路６の出力は発生しなくなる。よって、位相比較
回路９から出力される制御電圧は最大となり、ＶＣＯ２
の発振が開始される。そして、所定時間後、Ｒ−ＳＦＦ
１３がリセットされると、ＭＯＳ１９がオフし、ＶＣＯ
２の発信信号ｆVが可変分周回路６に供給され、通常の
動作状態になる。これにより、ＰＬＬ回路のデッドロッ
クが防止される。
であり、図１に示された可変分周回路６の出力を直接位
相比較回路９に供給するようにし、ゲート回路１２の代
わりに増幅回路５の入力に遮断回路を設けたものであ
る。増幅回路５は、入出力に帰還抵抗１５が設けられた
インバータ１６とインバータ１６の入力にＶＣＯ２から
の発振出力を印加する入力コンデンサ１７と、インバー
タ１６の出力を可変分周回路６に出力するインバータ１
８とから構成され、このインバータ１６の入力と接地間
に遮断回路を構成するＮチャネルＭＯＳ１９が設けられ
る。このＭＯＳ１９のゲート電極には図１に示されたＲ
−ＳＦＦ１３の出力信号ＧCが印加される。従って、電
源が投入されてＲ−ＳＦＦ１３がセットされると、その
出力によりＭＯＳ１９がオンし、インバータ１６の入力
が接地電圧に固定される。従って、増幅回路５はフリー
ラン周波数による自励発振が起こらず、可変分周回路６
に印加される信号は、接地電圧に固定されるので、可変
分周回路６の出力は発生しなくなる。よって、位相比較
回路９から出力される制御電圧は最大となり、ＶＣＯ２
の発振が開始される。そして、所定時間後、Ｒ−ＳＦＦ
１３がリセットされると、ＭＯＳ１９がオフし、ＶＣＯ
２の発信信号ｆVが可変分周回路６に供給され、通常の
動作状態になる。これにより、ＰＬＬ回路のデッドロッ
クが防止される。
【００１４】
【発明の効果】上述の如く本発明によれば、ＰＬＬのデ
ッドロックを電源投入時に防止できるので、ＰＬＬ周波
数シンセサイザ回路の誤動作を防止できるとともに、電
源投入時からマイクロコンピュータが希望のチャンネル
周波数を設定するための周波数データを転送するまでの
時間が短縮され、動作開始の高速化が図れる利点を有す
る。
ッドロックを電源投入時に防止できるので、ＰＬＬ周波
数シンセサイザ回路の誤動作を防止できるとともに、電
源投入時からマイクロコンピュータが希望のチャンネル
周波数を設定するための周波数データを転送するまでの
時間が短縮され、動作開始の高速化が図れる利点を有す
る。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の他の実施例を示す回路図である。
１ ＰＬＬ周波数シンセサイザ集積回路 ２ 電圧制御発振回路 ３ 水晶振動子 ４ マイクロコンピュータ ５ 増幅回路 ６ 可変分周回路 ７ 水晶発振回路 ８ 基準分周回路 ９ 位相比較回路 １０ ラッチ回路 １１ シフトレジスタ １２ ゲート回路 １３ Ｒ−ＳＦＦ １４ 電圧検出回路 １５ 帰還抵抗 １６、１８ インバータ １７ コンデンサ １９ ＮチャネルＭＯＳ
Claims (3)
- 【請求項１】 基準発振信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を増幅する増幅回路と、該増
幅回路で増幅された前記電圧制御発振回路の出力を分周
する可変分周回路と、該可変分周回路の分周出力と前記
基準分周回路の分周出力の位相を比較し、位相差に応じ
た電圧を前記電圧制御発振回路に印加する位相比較回路
と、電源電圧の印加時に初期設定パルスを発生する電源
電圧検出回路と、前記初期設定パルスによってセットさ
れ、前記基準分周回路または前記可変分周回路の分周数
を設定するデータの転送終了に応じてリセットされるフ
リップフロップと、前記可変分周回路の出力と前記位相
比較回路の入力の間に設けられ、前記フリップフロップ
の出力によって制御されるゲート回路とを備え、電源投
入時に前記フリップフロップがセットされることにより
前記ゲート回路が前記可変分周回路の出力を遮断し、Ｐ
ＬＬ回路のデッドロックを防止することを特徴とするＰ
ＬＬ回路のデッドロック防止回路。 - 【請求項２】 基準発振信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を増幅する増幅回路と、該増
幅回路で増幅された前記電圧制御発振回路の出力を分周
する可変分周回路と、該可変分周回路の分周出力と前記
基準分周回路の分周出力の位相を比較し、位相差に応じ
た電圧を前記電圧制御発振回路に印加する位相比較回路
と、電源電圧の印加時に初期設定パルスを発生する電源
電圧検出回路と、前記初期設定パルスによってセットさ
れ、前記基準分周回路または前記可変分周回路の分周数
を設定するデータの転送終了に応じてリセットされるフ
リップフロップと、前記可変分周回路の出力と前記位相
比較回路の入力の間に設けられ、前記フリップフロップ
の出力によって制御される遮断回路とを備え、電源投入
時に前記フリップフロップがセットされることにより前
記遮断回路が前記可変分周回路の出力を遮断し、ＰＬＬ
回路のデッドロックを防止することを特徴とするＰＬＬ
回路のデッドロック防止回路。 - 【請求項３】 前記電圧制御発振回路の出力と前記増幅
回路の入力の間に設けられた遮断回路は、前記増幅回路
の入力を所定電圧に固定するスイッチ手段であることを
特徴とする請求項２記載のＰＬＬ回路のデッドロック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283105A JP2828807B2 (ja) | 1991-10-29 | 1991-10-29 | Ｐｌｌ回路のデッドロック防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283105A JP2828807B2 (ja) | 1991-10-29 | 1991-10-29 | Ｐｌｌ回路のデッドロック防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122059A JPH05122059A (ja) | 1993-05-18 |
| JP2828807B2 true JP2828807B2 (ja) | 1998-11-25 |
Family
ID=17661285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283105A Expired - Fee Related JP2828807B2 (ja) | 1991-10-29 | 1991-10-29 | Ｐｌｌ回路のデッドロック防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828807B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124110U (ja) * | 1976-03-16 | 1977-09-21 | ||
| JPH02166833A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | 位相同期回路 |
-
1991
- 1991-10-29 JP JP3283105A patent/JP2828807B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122059A (ja) | 1993-05-18 |
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