JP2828811B2 - Ｐｌｌ集積回路 - Google Patents
Ｐｌｌ集積回路Info
- Publication number
- JP2828811B2 JP2828811B2 JP3312579A JP31257991A JP2828811B2 JP 2828811 B2 JP2828811 B2 JP 2828811B2 JP 3312579 A JP3312579 A JP 3312579A JP 31257991 A JP31257991 A JP 31257991A JP 2828811 B2 JP2828811 B2 JP 2828811B2
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- Japan
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- circuit
- output
- charge pump
- pump circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ集積回路に関する。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ集積回路に関する。
【０００２】
【従来の技術】一般に、ＰＬＬ周波数シンセサイザ回路
は、図２に示される如く、水晶発振回路１からの発振出
力を基準分周回路２で分周して得られる基準周波数信号
ｆRと、ＶＣＯ３からの発振出力を可変分周回路４で得
られる可変周波数信号ｆPとを位相比較回路５で比較
し、その位相差に応じた直流電圧ＶTをチャージポンプ
回路６及びローパスフィルタ（ＬＰＦ）７によって得
て、その直流電圧ＶTでＶＣＯ３を制御することによ
り、ＶＣＯ３の発振周波数ｆOSCをロックするものであ
る。ここで、ＬＰＦ７は、抵抗Ｒ1と、帰還回路を構成
する抵抗Ｒ2及びコンデンサＣと、インバータを構成す
るＮチャネルＭＯＳ８及び負荷付加抵抗ＲPから構成さ
れる。
は、図２に示される如く、水晶発振回路１からの発振出
力を基準分周回路２で分周して得られる基準周波数信号
ｆRと、ＶＣＯ３からの発振出力を可変分周回路４で得
られる可変周波数信号ｆPとを位相比較回路５で比較
し、その位相差に応じた直流電圧ＶTをチャージポンプ
回路６及びローパスフィルタ（ＬＰＦ）７によって得
て、その直流電圧ＶTでＶＣＯ３を制御することによ
り、ＶＣＯ３の発振周波数ｆOSCをロックするものであ
る。ここで、ＬＰＦ７は、抵抗Ｒ1と、帰還回路を構成
する抵抗Ｒ2及びコンデンサＣと、インバータを構成す
るＮチャネルＭＯＳ８及び負荷付加抵抗ＲPから構成さ
れる。
【０００３】一般に、図２に示されたＰＬＬ回路を集積
回路化する場合には、破線で示されるように、水晶発振
回路１、基準分周回路２、可変分周回路４、位相比較回
路５、チャージポンプ回路６、及び、ＬＰＦ７のＭＯＳ
８が一つの半導体チップ上に設けられる。従って、チャ
ージポンプ回路６の出力を導出する外部端子９と、ＭＯ
Ｓ８のゲート及びドレインを導出する外部端子１０及び
１１が必要である。
回路化する場合には、破線で示されるように、水晶発振
回路１、基準分周回路２、可変分周回路４、位相比較回
路５、チャージポンプ回路６、及び、ＬＰＦ７のＭＯＳ
８が一つの半導体チップ上に設けられる。従って、チャ
ージポンプ回路６の出力を導出する外部端子９と、ＭＯ
Ｓ８のゲート及びドレインを導出する外部端子１０及び
１１が必要である。
【０００４】図２に示されたＰＬＬ回路の場合、ＰＬＬ
回路のロックアップタイム、即ち、ロック状態に達する
までの時間は、ＬＰＦ７の抵抗Ｒ1及びＲ2に依存し、
又、Ｃ／Ｎ（キャリア信号対ノイズ比）も抵抗Ｒ1及び
Ｒ2に依存している。ところが、Ｃ／Ｎ比を良好とする
ように抵抗Ｒ1及びＲ2を設定すると、ロックアップ時間
が長くなりチャンネル切り替えに時間がかかってしま
う。又、反対にロックアップ時間を短くするように抵抗
Ｒ1及びＲ2を設定すると、Ｃ／Ｎ比が悪化してしまう不
都合があった。
回路のロックアップタイム、即ち、ロック状態に達する
までの時間は、ＬＰＦ７の抵抗Ｒ1及びＲ2に依存し、
又、Ｃ／Ｎ（キャリア信号対ノイズ比）も抵抗Ｒ1及び
Ｒ2に依存している。ところが、Ｃ／Ｎ比を良好とする
ように抵抗Ｒ1及びＲ2を設定すると、ロックアップ時間
が長くなりチャンネル切り替えに時間がかかってしま
う。又、反対にロックアップ時間を短くするように抵抗
Ｒ1及びＲ2を設定すると、Ｃ／Ｎ比が悪化してしまう不
都合があった。
【０００５】そこで、従来は、図３に示される如く、位
相比較回路５の出力が印加されたチャージポンプ回路６
と並列に制御信号Ｃによって制御されるサブチャージポ
ンプ回路１２を設け、そのサブチャージポンプ回路１２
の出力を外部端子１３を介して取り出し、外部端子１３
とＭＯＳ８のゲートが接続された外部端子１０の間に抵
抗Ｒ1Sを接続している。従って、チャンネル切り替え時
には、制御信号によってサブチャージポンプ回路１２を
動作させることにより、抵抗Ｒ1とＲ1Sが並列接続とな
り、短期間にロックアップ状態に移行でき、ロック状態
になった後に制御信号Ｃによりサブチャージポンプ回路
１２を不動作とすることにより、抵抗Ｒ 1だけで設定さ
れた最適なＣ／Ｎ比でＰＬＬ動作を行うことができる。
相比較回路５の出力が印加されたチャージポンプ回路６
と並列に制御信号Ｃによって制御されるサブチャージポ
ンプ回路１２を設け、そのサブチャージポンプ回路１２
の出力を外部端子１３を介して取り出し、外部端子１３
とＭＯＳ８のゲートが接続された外部端子１０の間に抵
抗Ｒ1Sを接続している。従って、チャンネル切り替え時
には、制御信号によってサブチャージポンプ回路１２を
動作させることにより、抵抗Ｒ1とＲ1Sが並列接続とな
り、短期間にロックアップ状態に移行でき、ロック状態
になった後に制御信号Ｃによりサブチャージポンプ回路
１２を不動作とすることにより、抵抗Ｒ 1だけで設定さ
れた最適なＣ／Ｎ比でＰＬＬ動作を行うことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、図３に
示されたＰＬＬ回路を構成する際に、ＰＬＬ集積回路を
使用する者が任意にＬＰＦの伝達関数を決定できるよう
にするためには、外部端子９、１０、及び、１１のほか
に、サブチャージポンプ回路１２の出力を導出する外部
端子１３を新たに設けなければならず、ＰＬＬ集積回路
の端子数が増加してしまう不都合があった。
示されたＰＬＬ回路を構成する際に、ＰＬＬ集積回路を
使用する者が任意にＬＰＦの伝達関数を決定できるよう
にするためには、外部端子９、１０、及び、１１のほか
に、サブチャージポンプ回路１２の出力を導出する外部
端子１３を新たに設けなければならず、ＰＬＬ集積回路
の端子数が増加してしまう不都合があった。
【０００７】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発振信号を分周しＰ
ＬＬの基準周波数を生成する基準分周回路と、印加され
る電圧によって発振周波数が制御される電圧制御発振回
路（ＶＣＯ）の出力を分周する可変分周回路と、該可変
分周回路の分周出力と前記基準分周回路の分周出力の位
相を比較し位相差に応じた電圧を前記電圧制御発振回路
に印加する位相比較回路と、該位相比較回路の出力に応
じたパルスを出力する第１のチャージポンプ回路及び第
２のチャージポンプ回路と、ローパスフィルタの第１の
伝達関数を決定する回路を外部接続するために前記第１
のチャージポンプ回路の出力が接続された第１の端子
と、前記第２のチャージポンプ回路に接続され、前記ロ
ーパスフィルタの第２の伝達関数を決定する回路を構成
するために内蔵された抵抗と、該抵抗に入力が接続され
た前記ローパスフィルタを構成する能動素子と、該能動
素子の入力に前記ローパスフィルタの帰還信号を印加す
るために前記能動素子の入力に接続された第２の端子
と、前記能動素子の出力が接続された第３の端子とを備
えることにより、外部に接続されるローパスフィルタの
伝達関数の設定の自由度を犯すこと無く、ＰＬＬ集積回
路の端子数を削減するものである。
鑑みて創作されたものであり、基準発振信号を分周しＰ
ＬＬの基準周波数を生成する基準分周回路と、印加され
る電圧によって発振周波数が制御される電圧制御発振回
路（ＶＣＯ）の出力を分周する可変分周回路と、該可変
分周回路の分周出力と前記基準分周回路の分周出力の位
相を比較し位相差に応じた電圧を前記電圧制御発振回路
に印加する位相比較回路と、該位相比較回路の出力に応
じたパルスを出力する第１のチャージポンプ回路及び第
２のチャージポンプ回路と、ローパスフィルタの第１の
伝達関数を決定する回路を外部接続するために前記第１
のチャージポンプ回路の出力が接続された第１の端子
と、前記第２のチャージポンプ回路に接続され、前記ロ
ーパスフィルタの第２の伝達関数を決定する回路を構成
するために内蔵された抵抗と、該抵抗に入力が接続され
た前記ローパスフィルタを構成する能動素子と、該能動
素子の入力に前記ローパスフィルタの帰還信号を印加す
るために前記能動素子の入力に接続された第２の端子
と、前記能動素子の出力が接続された第３の端子とを備
えることにより、外部に接続されるローパスフィルタの
伝達関数の設定の自由度を犯すこと無く、ＰＬＬ集積回
路の端子数を削減するものである。
【０００８】
【作用】上述の手段によれば、第２のチャージポンプ回
路の出力を外部に出力するための外部端子を設けること
なく、ＬＰＦの第２の伝達関数を決定する抵抗をＰＬＬ
集積回路内部において、ＬＰＦの帰還信号を印加するた
めの外部端子に接続された能動素子の入力と第２のチャ
ージポンプ回路の出力との間に接続し、ＬＰＦの第１の
伝達関数を決定する抵抗を外部接続するので、外部端子
数が増加すること無く、２つの伝達関数を有するＬＰＦ
を切り替えて使用することができ、又、伝達関数の設定
の自由度もある程度確保することができる。
路の出力を外部に出力するための外部端子を設けること
なく、ＬＰＦの第２の伝達関数を決定する抵抗をＰＬＬ
集積回路内部において、ＬＰＦの帰還信号を印加するた
めの外部端子に接続された能動素子の入力と第２のチャ
ージポンプ回路の出力との間に接続し、ＬＰＦの第１の
伝達関数を決定する抵抗を外部接続するので、外部端子
数が増加すること無く、２つの伝達関数を有するＬＰＦ
を切り替えて使用することができ、又、伝達関数の設定
の自由度もある程度確保することができる。
【０００９】
【実施例】図１は本発明の実施例を示す回路図であり、
破線で示された部分はＰＬＬ集積回路１４である。第１
のチャージポンプ回路１５は、図２に示された位相比較
回路５の位相差出力ＰＨAがインバータ１６を介して印
加されたＰチャンネルＭＯＳ１７及び位相差出力ＰＨB
が印加されたＮチャンネルＭＯＳ１８とから構成され、
第２のチャージポンプ回路１９は、位相差出力ＰＨA及
び制御信号Ｃが印加されたＮＡＮＤゲート２０と、位相
差出力ＰＨB及び制御信号Ｃが印加されたＡＮＤゲート
２１と、ＮＡＮＤゲート２０の出力が印加されたＰチャ
ンネルＭＯＳ２２と、ＡＮＤゲート２１の出力が印加さ
れたＮチャンネルＭＯＳ２３とから構成される。
破線で示された部分はＰＬＬ集積回路１４である。第１
のチャージポンプ回路１５は、図２に示された位相比較
回路５の位相差出力ＰＨAがインバータ１６を介して印
加されたＰチャンネルＭＯＳ１７及び位相差出力ＰＨB
が印加されたＮチャンネルＭＯＳ１８とから構成され、
第２のチャージポンプ回路１９は、位相差出力ＰＨA及
び制御信号Ｃが印加されたＮＡＮＤゲート２０と、位相
差出力ＰＨB及び制御信号Ｃが印加されたＡＮＤゲート
２１と、ＮＡＮＤゲート２０の出力が印加されたＰチャ
ンネルＭＯＳ２２と、ＡＮＤゲート２１の出力が印加さ
れたＮチャンネルＭＯＳ２３とから構成される。
【００１０】第１のチャージポンプ回路１５の出力は、
外部端子２４に接続され、第２のチャージポンプ回路１
９の出力は抵抗Ｒ1Sの一端に接続される。又、抵抗Ｒ1S
の他端は、ＮチャンネルＭＯＳ２５のゲートに接続され
るとともに外部端子２６に接続され、ＮチャンネルＭＯ
Ｓ２５のドレインは外部端子２７に接続される。これら
外部端子２４、２６、及び、２７は、ＬＰＦを構成する
素子を外部接続するための端子であり、外部端子２４と
２６の間には抵抗Ｒ1Mが接続され、外部端子２６と２７
の間には抵抗Ｒ2とコンデンサＣが直列接続され、さら
に外部端子２７と電源ＶDDの間には抵抗ＲPが接続され
る。
外部端子２４に接続され、第２のチャージポンプ回路１
９の出力は抵抗Ｒ1Sの一端に接続される。又、抵抗Ｒ1S
の他端は、ＮチャンネルＭＯＳ２５のゲートに接続され
るとともに外部端子２６に接続され、ＮチャンネルＭＯ
Ｓ２５のドレインは外部端子２７に接続される。これら
外部端子２４、２６、及び、２７は、ＬＰＦを構成する
素子を外部接続するための端子であり、外部端子２４と
２６の間には抵抗Ｒ1Mが接続され、外部端子２６と２７
の間には抵抗Ｒ2とコンデンサＣが直列接続され、さら
に外部端子２７と電源ＶDDの間には抵抗ＲPが接続され
る。
【００１１】ここで、ＮチャンネルＭＯＳ２５と抵抗Ｒ
Pはインバータを構成し、このインバータの出力が抵抗
Ｒ2とコンデンサＣによって入力に帰還され、抵抗Ｒ1M
と抵抗Ｒ1Sと共にＬＰＦが構成される。図１に示された
ＰＬＬ集積回路を使用した場合、チャンネル切り替え時
のロックアップ時間を短縮するためには制御信号ＣをＨ
レベルにする。制御信号Ｃは、図示しないが、位相比較
回路の位相差信号に基づいてアンロック状態を検出する
アンロック検出回路を設け、この検出出力としてもよ
い。制御信号ＣがＨレベルになると、第２のチャージポ
ンプ回路１９が動作し、外部接続された抵抗Ｒ1Mと内部
に設けられた抵抗Ｒ1Sが並列接続され、ＬＰＦの伝達関
数は抵抗Ｒ1MとＲ1Sの並列抵抗値と抵抗Ｒ2によって決
定されることになる。この場合には、ロックアップ時間
は短縮される。一方、制御信号ＣがＬレベルになると、
第２のチャージポンプ回路１９は不動作となり、第１の
チャージポンプ回路１５のみの動作となるため、ＬＰＦ
の伝達関数は抵抗Ｒ1MとＲ2によって決定される。従っ
て、抵抗Ｒ1Mを選択することにより、最適なＣ／Ｎ比を
設定することができる。
Pはインバータを構成し、このインバータの出力が抵抗
Ｒ2とコンデンサＣによって入力に帰還され、抵抗Ｒ1M
と抵抗Ｒ1Sと共にＬＰＦが構成される。図１に示された
ＰＬＬ集積回路を使用した場合、チャンネル切り替え時
のロックアップ時間を短縮するためには制御信号ＣをＨ
レベルにする。制御信号Ｃは、図示しないが、位相比較
回路の位相差信号に基づいてアンロック状態を検出する
アンロック検出回路を設け、この検出出力としてもよ
い。制御信号ＣがＨレベルになると、第２のチャージポ
ンプ回路１９が動作し、外部接続された抵抗Ｒ1Mと内部
に設けられた抵抗Ｒ1Sが並列接続され、ＬＰＦの伝達関
数は抵抗Ｒ1MとＲ1Sの並列抵抗値と抵抗Ｒ2によって決
定されることになる。この場合には、ロックアップ時間
は短縮される。一方、制御信号ＣがＬレベルになると、
第２のチャージポンプ回路１９は不動作となり、第１の
チャージポンプ回路１５のみの動作となるため、ＬＰＦ
の伝達関数は抵抗Ｒ1MとＲ2によって決定される。従っ
て、抵抗Ｒ1Mを選択することにより、最適なＣ／Ｎ比を
設定することができる。
【００１２】通常、ロックアップ時間を短縮する効果を
得るためには、抵抗Ｒ1MとＲ1Sの並列抵抗値を十分小さ
くする必要があり、また、最適なＣ／Ｎ比を得るために
は抵抗Ｒ1Mは数ＫΩ前後程度で任意に設定する。そのた
め、抵抗Ｒ1Sは数百Ωに設定され、この抵抗値を固定し
てＰＬＬ集積回路１内部に形成してもＬＰＦの伝達関数
の設定の自由度が失われることはない。
得るためには、抵抗Ｒ1MとＲ1Sの並列抵抗値を十分小さ
くする必要があり、また、最適なＣ／Ｎ比を得るために
は抵抗Ｒ1Mは数ＫΩ前後程度で任意に設定する。そのた
め、抵抗Ｒ1Sは数百Ωに設定され、この抵抗値を固定し
てＰＬＬ集積回路１内部に形成してもＬＰＦの伝達関数
の設定の自由度が失われることはない。
【００１３】
【発明の効果】上述の如く、本発明によれば、外部端子
１個と外部接続される抵抗１個が削減されるため、ＰＬ
Ｌ周波数シンセサイザ回路を構成する際、使用者にとっ
て有利なＰＬＬ集積回路が得られるものであり、移動体
無線機などのコストダウンにおおきな利点となるもので
ある。
１個と外部接続される抵抗１個が削減されるため、ＰＬ
Ｌ周波数シンセサイザ回路を構成する際、使用者にとっ
て有利なＰＬＬ集積回路が得られるものであり、移動体
無線機などのコストダウンにおおきな利点となるもので
ある。
【図１】本発明の実施例を示す回路図である。
【図２】従来のＰＬＬ周波数シンセサイザ回路を示すブ
ロック図である。
ロック図である。
【図３】従来例を示す回路図である。
１ 水晶発振回路 ２ 基準分周回路 ３ 電圧制御発振回路 ４ 可変分周回路 ５ 位相比較回路 ６ チャージポンプ回路 ７ ローパスフィルタ ８ ＮチャンネルＭＯＳ ９，１０，１１ 外部端子 １２ サブチャージポンプ回路 １３ 外部端子 １４ ＰＬＬ集積回路 １５ 第１のチャージポンプ回路 １６ インバータ １７，２２ ＰチャンネルＭＯＳ １８，２３，２５ ＮチャンネルＭＯＳ １９ 第２のチャージポンプ回路 ２０ ＮＡＮＤゲート ２１ ＡＮＤゲート ２４，２６，２７ 外部端子
Claims (1)
- 【請求項１】 基準発振信号を分周しＰＬＬの基準周波
数を生成する基準分周回路と、印加される電圧によって
発振周波数が制御される電圧制御発振回路（ＶＣＯ）の
出力を分周する可変分周回路と、該可変分周回路の分周
出力と前記基準分周回路の分周出力の位相を比較し位相
差に応じた電圧を前記電圧制御発振回路に印加する位相
比較回路と、該位相比較回路の出力に応じたパルスを出
力する第１のチャージポンプ回路及び第２のチャージポ
ンプ回路と、ローパスフィルタの第１の伝達関数を決定
する回路を外部接続するために前記第１のチャージポン
プ回路の出力が接続された第１の端子と、前記第２のチ
ャージポンプ回路に接続され、前記ローパスフィルタの
第２の伝達関数を決定する回路を構成するために内蔵さ
れた抵抗と、該抵抗に入力が接続された前記ローパスフ
ィルタを構成する能動素子と、該能動素子の入力に前記
ローパスフィルタの帰還信号を印加するために前記能動
素子の入力に接続された第２の端子と、前記能動素子の
出力が接続された第３の端子とを備えたことを特徴とす
るＰＬＬ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312579A JP2828811B2 (ja) | 1991-11-27 | 1991-11-27 | Ｐｌｌ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312579A JP2828811B2 (ja) | 1991-11-27 | 1991-11-27 | Ｐｌｌ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152949A JPH05152949A (ja) | 1993-06-18 |
| JP2828811B2 true JP2828811B2 (ja) | 1998-11-25 |
Family
ID=18030907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312579A Expired - Lifetime JP2828811B2 (ja) | 1991-11-27 | 1991-11-27 | Ｐｌｌ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828811B2 (ja) |
-
1991
- 1991-11-27 JP JP3312579A patent/JP2828811B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152949A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
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