JPH104350A - Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール - Google Patents
Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュールInfo
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- JPH104350A JPH104350A JP8155674A JP15567496A JPH104350A JP H104350 A JPH104350 A JP H104350A JP 8155674 A JP8155674 A JP 8155674A JP 15567496 A JP15567496 A JP 15567496A JP H104350 A JPH104350 A JP H104350A
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- 230000035945 sensitivity Effects 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 6
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 携帯機器など低消費電力化、低電圧化が進む
中、チャージポンプの出力電圧範囲を電源電圧よりも大
きく取れ、ＶＣＯの周波数可変範囲を大きくできるＰＬ
Ｌ−ＩＣ、およびこれを用いたＰＬＬモジュールを提供
する。 【解決手段】 ＰＬＬ−ＩＣ１０内部にＤＣ−ＤＣコン
バータ６を内蔵し、これによってチャージポンプ５の駆
動電圧をＰＬＬ−ＩＣ１０の電源電圧よりも高くする。 【効果】チャージポンプ５の出力電圧範囲を大きくでき
るために、ＶＣＯ３０のコントロール電圧感度を大きく
する必要がなく、Ｃ／Ｎ比の劣化を防止することができ
る。
中、チャージポンプの出力電圧範囲を電源電圧よりも大
きく取れ、ＶＣＯの周波数可変範囲を大きくできるＰＬ
Ｌ−ＩＣ、およびこれを用いたＰＬＬモジュールを提供
する。 【解決手段】 ＰＬＬ−ＩＣ１０内部にＤＣ−ＤＣコン
バータ６を内蔵し、これによってチャージポンプ５の駆
動電圧をＰＬＬ−ＩＣ１０の電源電圧よりも高くする。 【効果】チャージポンプ５の出力電圧範囲を大きくでき
るために、ＶＣＯ３０のコントロール電圧感度を大きく
する必要がなく、Ｃ／Ｎ比の劣化を防止することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機など
に使用されるＰＬＬ−ＩＣ、及びこれを用いて構成され
るＰＬＬモジュールに関する。
に使用されるＰＬＬ−ＩＣ、及びこれを用いて構成され
るＰＬＬモジュールに関する。
【０００２】
【従来の技術】図３に従来のＰＬＬ−ＩＣ、及びこれを
用いたＰＬＬ回路のブロック図を示す。図３においてＰ
ＬＬ−ＩＣ７０は、プリスケーラ１、比較分周器２、基
準分周器３、位相比較器４、チャージポンプ５で構成さ
れている。また電源端子１１，ＶＣＯ信号入力端子１
２、基準信号入力端子１３、チャージポンプ出力端子１
４、チャージポンプ用電源端子１５を備える。またＰＬ
Ｌ回路としては、ＰＬＬ−ＩＣ７０以外にループフィル
タ２０、ＶＣＯ３０、基準信号源４０および外部電源５
０で構成されている。
用いたＰＬＬ回路のブロック図を示す。図３においてＰ
ＬＬ−ＩＣ７０は、プリスケーラ１、比較分周器２、基
準分周器３、位相比較器４、チャージポンプ５で構成さ
れている。また電源端子１１，ＶＣＯ信号入力端子１
２、基準信号入力端子１３、チャージポンプ出力端子１
４、チャージポンプ用電源端子１５を備える。またＰＬ
Ｌ回路としては、ＰＬＬ−ＩＣ７０以外にループフィル
タ２０、ＶＣＯ３０、基準信号源４０および外部電源５
０で構成されている。
【０００３】外部電源５０は電源端子１１およびチャー
ジポンプ用電源端子１５に接続され、ＶＣＯ３０はＶＣ
Ｏ信号入力端子１２に接続され、基準信号源４０は基準
信号入力端子１３に接続され、チャージポンプ出力端子
１４はループフィルタ２０を介してＶＣＯ３０に接続さ
れている。
ジポンプ用電源端子１５に接続され、ＶＣＯ３０はＶＣ
Ｏ信号入力端子１２に接続され、基準信号源４０は基準
信号入力端子１３に接続され、チャージポンプ出力端子
１４はループフィルタ２０を介してＶＣＯ３０に接続さ
れている。
【０００４】ＰＬＬ−ＩＣ７０の内部で、ＶＣＯ信号入
力端子１２は、プリスケーラ１および比較分周器２を介
して位相比較器４に、また、基準信号入力端子１３は基
準分周器３を介して、同じく位相比較器４に接続されて
いる。位相比較器４はチャージポンプ５に接続され、チ
ャージポンプ５の出力はチャージポンプ出力端子１４に
接続されている。電源端子１１は、ＰＬＬ−ＩＣ７０内
のチャージポンプ５を除く各回路に接続され、駆動電圧
を供給している。チャージポンプ用電源端子１５はチャ
ージポンプ５に接続され、チャージポンプ駆動電圧を供
給している。
力端子１２は、プリスケーラ１および比較分周器２を介
して位相比較器４に、また、基準信号入力端子１３は基
準分周器３を介して、同じく位相比較器４に接続されて
いる。位相比較器４はチャージポンプ５に接続され、チ
ャージポンプ５の出力はチャージポンプ出力端子１４に
接続されている。電源端子１１は、ＰＬＬ−ＩＣ７０内
のチャージポンプ５を除く各回路に接続され、駆動電圧
を供給している。チャージポンプ用電源端子１５はチャ
ージポンプ５に接続され、チャージポンプ駆動電圧を供
給している。
【０００５】次に回路の動作を説明する。ＶＣＯ３０の
発振出力の一部はＰＬＬ−ＩＣ７０のＶＣＯ信号入力端
子１２に入力される。ＶＣＯ信号入力端子１２に入力さ
れた信号は、プリスケーラ１でまず大まかに分周され、
比較分周器２でさらに細かく分周されて位相比較器４に
入力される。また基準信号源４０からの信号も基準分周
器３で分周されて、同じく位相比較器４に入力される。
最適条件において、ＶＣＯ３０からの信号と基準信号源
４０からの信号が、位相比較器４に入力される段階で同
じ周波数になるように、プリスケーラ１及び比較分周器
２、基準分周器３の分周比が設定されている。位相比較
器４ではこれら２つの信号を比較し、その位相差に応じ
た信号をチャージポンプ５に出力する。チャージポンプ
５はその駆動電圧の範囲内で、位相比較器４からの信号
をアナログ量に変換し出力する。チャージポンプ５の出
力は、チャージポンプ出力端子１４から、ループフィル
タ２０を経由して雑音成分が取り除かれ、ＶＣＯ３０の
コントロール端子に入力される。ＶＣＯ３０はそのコン
トロール端子に入力される信号に応じて発振周波数を変
化させる。ＶＣＯ３０のコントロール端子に入力される
電圧は、ＶＣＯ３０の発振周波数があらかじめ設定した
周波数より高いときには発振周波数を下げるように、逆
に低いときには発振周波数を上げるように働く。その結
果、この回路全体で、ＶＣＯ３０が一定の周波数で発振
するようにコントロールされる。
発振出力の一部はＰＬＬ−ＩＣ７０のＶＣＯ信号入力端
子１２に入力される。ＶＣＯ信号入力端子１２に入力さ
れた信号は、プリスケーラ１でまず大まかに分周され、
比較分周器２でさらに細かく分周されて位相比較器４に
入力される。また基準信号源４０からの信号も基準分周
器３で分周されて、同じく位相比較器４に入力される。
最適条件において、ＶＣＯ３０からの信号と基準信号源
４０からの信号が、位相比較器４に入力される段階で同
じ周波数になるように、プリスケーラ１及び比較分周器
２、基準分周器３の分周比が設定されている。位相比較
器４ではこれら２つの信号を比較し、その位相差に応じ
た信号をチャージポンプ５に出力する。チャージポンプ
５はその駆動電圧の範囲内で、位相比較器４からの信号
をアナログ量に変換し出力する。チャージポンプ５の出
力は、チャージポンプ出力端子１４から、ループフィル
タ２０を経由して雑音成分が取り除かれ、ＶＣＯ３０の
コントロール端子に入力される。ＶＣＯ３０はそのコン
トロール端子に入力される信号に応じて発振周波数を変
化させる。ＶＣＯ３０のコントロール端子に入力される
電圧は、ＶＣＯ３０の発振周波数があらかじめ設定した
周波数より高いときには発振周波数を下げるように、逆
に低いときには発振周波数を上げるように働く。その結
果、この回路全体で、ＶＣＯ３０が一定の周波数で発振
するようにコントロールされる。
【０００６】
【発明が解決しようとする課題】ＰＬＬ−ＩＣでは、一
般にチャージポンプの駆動電圧はＰＬＬ−ＩＣの電源電
圧と共通に供給されることが多い。携帯機器などの低消
費電力化、低電圧化が進む中、ＰＬＬ−ＩＣの電源電圧
も低く設定される方向にあり、その結果チャージポンプ
の駆動電圧も低く設定されるようになっている。チャー
ジポンプの駆動電圧が低く設定されると、その出力電圧
の範囲も小さくなるため、ＶＣＯの周波数可変範囲が小
さくなる。そのため、同じ可変範囲を確保するためには
ＶＣＯのコントロール電圧感度（コントロール端子に加
わる電圧の、単位電圧当たりの周波数変化量）を大きく
するなどの対策が必要になる。しかしＶＣＯのコントロ
ール電圧感度を大きくすると、ＶＣＯの重要な特性の１
つであるＣ／Ｎ比（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ
Ｒａｔｉｏ）が劣化するという問題がある。
般にチャージポンプの駆動電圧はＰＬＬ−ＩＣの電源電
圧と共通に供給されることが多い。携帯機器などの低消
費電力化、低電圧化が進む中、ＰＬＬ−ＩＣの電源電圧
も低く設定される方向にあり、その結果チャージポンプ
の駆動電圧も低く設定されるようになっている。チャー
ジポンプの駆動電圧が低く設定されると、その出力電圧
の範囲も小さくなるため、ＶＣＯの周波数可変範囲が小
さくなる。そのため、同じ可変範囲を確保するためには
ＶＣＯのコントロール電圧感度（コントロール端子に加
わる電圧の、単位電圧当たりの周波数変化量）を大きく
するなどの対策が必要になる。しかしＶＣＯのコントロ
ール電圧感度を大きくすると、ＶＣＯの重要な特性の１
つであるＣ／Ｎ比（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ
Ｒａｔｉｏ）が劣化するという問題がある。
【０００７】本発明の目的は、ＰＬＬ−ＩＣの電源電圧
を低く設定した場合にもＶＣＯのコントロール電圧感度
を大きくしなくて済むようなＰＬＬ−ＩＣ、およびこれ
を使ったＰＬＬモジュールを提供することにある。
を低く設定した場合にもＶＣＯのコントロール電圧感度
を大きくしなくて済むようなＰＬＬ−ＩＣ、およびこれ
を使ったＰＬＬモジュールを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ−ＩＣは、少なくともプリスケー
ラ、分周器、位相比較器、チャージポンプから構成さ
れ、ＤＣ−ＤＣコンバータを前記チャージポンプに接続
して内蔵し、前記チャージポンプの駆動電圧を、ＰＬＬ
−ＩＣの駆動電圧よりも高くしたことを特徴とする。
に、本発明のＰＬＬ−ＩＣは、少なくともプリスケー
ラ、分周器、位相比較器、チャージポンプから構成さ
れ、ＤＣ−ＤＣコンバータを前記チャージポンプに接続
して内蔵し、前記チャージポンプの駆動電圧を、ＰＬＬ
−ＩＣの駆動電圧よりも高くしたことを特徴とする。
【０００９】そして、このＰＬＬ−ＩＣと、ループフィ
ルタと、ＶＣＯを一体にしてＰＬＬモジュールを構成し
たことを特徴とする。
ルタと、ＶＣＯを一体にしてＰＬＬモジュールを構成し
たことを特徴とする。
【００１０】
【発明の実施の形態】図１に本発明のＰＬＬ−ＩＣ、及
びこれを用いたＰＬＬ回路の実施例のブロック図を示
す。ここで、従来と同一もしくは同等の部分には同一番
号を付し、その説明を省略する。図１において、ＰＬＬ
−ＩＣ１０にはＤＣ−ＤＣコンバータ６が内蔵されてい
る。電源端子１１とチャージポンプ５はＤＣ−ＤＣコン
バータ６を介して接続されており、チャージポンプ５の
駆動電圧は、このＤＣ−ＤＣコンバータ６を介して供給
されている。また、チャージポンプ５以外の回路への駆
動電圧は電源端子１１から直接供給されている。
びこれを用いたＰＬＬ回路の実施例のブロック図を示
す。ここで、従来と同一もしくは同等の部分には同一番
号を付し、その説明を省略する。図１において、ＰＬＬ
−ＩＣ１０にはＤＣ−ＤＣコンバータ６が内蔵されてい
る。電源端子１１とチャージポンプ５はＤＣ−ＤＣコン
バータ６を介して接続されており、チャージポンプ５の
駆動電圧は、このＤＣ−ＤＣコンバータ６を介して供給
されている。また、チャージポンプ５以外の回路への駆
動電圧は電源端子１１から直接供給されている。
【００１１】回路の基本的な動作に関しては、従来例と
同じであるため説明は省略し、ここでは追加したＤＣ−
ＤＣコンバータ６に関する部分についてのみ説明する。
同じであるため説明は省略し、ここでは追加したＤＣ−
ＤＣコンバータ６に関する部分についてのみ説明する。
【００１２】チャージポンプ５の駆動電圧はＤＣ−ＤＣ
コンバータ６によって昇圧され、ＰＬＬ−ＩＣ１０の電
源電圧よりも高い値に設定されている。これによってチ
ャージポンプ５からの出力も、ＰＬＬ−ＩＣ１０の電源
電圧の限界を越え、大きな振幅のコントロール電圧を、
ループフィルタ２０を経由してＶＣＯ３０のコントロー
ル端子に印加し、大きな周波数可変範囲を得ることがで
きる。
コンバータ６によって昇圧され、ＰＬＬ−ＩＣ１０の電
源電圧よりも高い値に設定されている。これによってチ
ャージポンプ５からの出力も、ＰＬＬ−ＩＣ１０の電源
電圧の限界を越え、大きな振幅のコントロール電圧を、
ループフィルタ２０を経由してＶＣＯ３０のコントロー
ル端子に印加し、大きな周波数可変範囲を得ることがで
きる。
【００１３】次に、図２に上記のＰＬＬ−ＩＣを使った
ＰＬＬモジュール、およびこれを用いたＰＬＬ回路のブ
ロック図を示す。図２において、ＰＬＬモジュール６０
は、ＰＬＬ−ＩＣ１０、ループフィルタ２０、およびＶ
ＣＯ３０を一体化して構成している。また、モジュール
電源端子６１、モジュール基準信号入力端子６２、およ
びモジュール出力端子６３を備える。ＶＣＯ３０の出力
はモジュール出力端子６３に接続されるとともに、ＰＬ
Ｌ−ＩＣ１０のＶＣＯ信号入力端子１２に接続される。
基準信号源４０はモジュール基準信号入力端子６３を介
してＰＬＬ−ＩＣ１０の基準信号入力端子１３に接続さ
れている。ＰＬＬ−ＩＣ１０のチャージポンプ出力端子
１４は、ループフィルタ２０を経由してＶＣＯ３０に接
続されている。また外部電源５０はモジュール電源端子
６１を介してモジュール内の各部に接続され、電圧を供
給している。
ＰＬＬモジュール、およびこれを用いたＰＬＬ回路のブ
ロック図を示す。図２において、ＰＬＬモジュール６０
は、ＰＬＬ−ＩＣ１０、ループフィルタ２０、およびＶ
ＣＯ３０を一体化して構成している。また、モジュール
電源端子６１、モジュール基準信号入力端子６２、およ
びモジュール出力端子６３を備える。ＶＣＯ３０の出力
はモジュール出力端子６３に接続されるとともに、ＰＬ
Ｌ−ＩＣ１０のＶＣＯ信号入力端子１２に接続される。
基準信号源４０はモジュール基準信号入力端子６３を介
してＰＬＬ−ＩＣ１０の基準信号入力端子１３に接続さ
れている。ＰＬＬ−ＩＣ１０のチャージポンプ出力端子
１４は、ループフィルタ２０を経由してＶＣＯ３０に接
続されている。また外部電源５０はモジュール電源端子
６１を介してモジュール内の各部に接続され、電圧を供
給している。
【００１４】回路の動作については、図１の動作と全く
同じであり、ここではその説明は省略する。
同じであり、ここではその説明は省略する。
【００１５】
【発明の効果】本発明のＰＬＬ−ＩＣによれば、ＤＣ−
ＤＣコンバータを電源端子とチャージポンプ間に接続し
てＰＬＬ−ＩＣ内に内蔵したもので、チャージポンプの
駆動電圧をＰＬＬ−ＩＣの電源電圧よりも高くすること
ができる。これによって、ＰＬＬ−ＩＣの電源電圧を低
くしてもＶＣＯに印加するコントロール電圧を大きくす
ることができるため、ＶＣＯのコントロール電圧感度を
必要以上に大きくする必要がなく、Ｃ／Ｎ比の劣化を防
止する事ができる。また、ＰＬＬ−ＩＣの電源電圧を低
くする必要が無い場合は、逆にＶＣＯのコントロール電
圧感度を小さくする事ができ、Ｃ／Ｎ比の改善が可能に
なる。
ＤＣコンバータを電源端子とチャージポンプ間に接続し
てＰＬＬ−ＩＣ内に内蔵したもので、チャージポンプの
駆動電圧をＰＬＬ−ＩＣの電源電圧よりも高くすること
ができる。これによって、ＰＬＬ−ＩＣの電源電圧を低
くしてもＶＣＯに印加するコントロール電圧を大きくす
ることができるため、ＶＣＯのコントロール電圧感度を
必要以上に大きくする必要がなく、Ｃ／Ｎ比の劣化を防
止する事ができる。また、ＰＬＬ−ＩＣの電源電圧を低
くする必要が無い場合は、逆にＶＣＯのコントロール電
圧感度を小さくする事ができ、Ｃ／Ｎ比の改善が可能に
なる。
【００１６】また、本発明のＰＬＬ−ＩＣを使ってモジ
ュールを作成することにより、小形で低消費電力、高性
能のＰＬＬモジュールを構成することが可能になる。
ュールを作成することにより、小形で低消費電力、高性
能のＰＬＬモジュールを構成することが可能になる。
【図１】本発明のＰＬＬ−ＩＣの内部構成を示すブロッ
ク図である。
ク図である。
【図２】本発明のＰＬＬ−ＩＣを使用したＰＬＬモジュ
ールの構成を示すブロック図である。
ールの構成を示すブロック図である。
【図３】従来のＰＬＬ−ＩＣの内部構成の一例を示すブ
ロック図である。
ロック図である。
１…プリスケーラ ２…比較分周器 ３…基準分周器 ４…位相比較器 ５…チャージポンプ ６…ＤＣ−ＤＣコンバータ １０…ＰＬＬ−ＩＣ ２０…ループフィルタ ３０…ＶＣＯ
Claims (2)
- 【請求項１】 少なくともプリスケーラ、分周器、位相
比較器、チャージポンプから構成されるＰＬＬ−ＩＣに
おいて、 ＤＣ−ＤＣコンバータを前記チャージポンプに接続して
内蔵し、前記チャージポンプの駆動電圧を、ＰＬＬ−Ｉ
Ｃの駆動電圧よりも高くしたことを特徴とするＰＬＬ−
ＩＣ。 - 【請求項２】 請求項１に記載のＰＬＬ−ＩＣと、ルー
プフィルタと、ＶＣＯを一体にして構成したことを特徴
とするＰＬＬモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155674A JPH104350A (ja) | 1996-06-17 | 1996-06-17 | Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155674A JPH104350A (ja) | 1996-06-17 | 1996-06-17 | Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104350A true JPH104350A (ja) | 1998-01-06 |
Family
ID=15611106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8155674A Pending JPH104350A (ja) | 1996-06-17 | 1996-06-17 | Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104350A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2349521A (en) * | 1999-04-28 | 2000-11-01 | Nec Corp | A phase locked loop frequency synthesizer for driving a charge pump |
| JP2008206035A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | Ｐｌｌ回路 |
| JP2010245879A (ja) * | 2009-04-07 | 2010-10-28 | Icom Inc | 位相同期回路 |
| US11728816B2 (en) | 2021-03-12 | 2023-08-15 | Canon Kabushiki Kaisha | PLL circuit, semiconductor apparatus, equipment |
-
1996
- 1996-06-17 JP JP8155674A patent/JPH104350A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2349521A (en) * | 1999-04-28 | 2000-11-01 | Nec Corp | A phase locked loop frequency synthesizer for driving a charge pump |
| US6940359B2 (en) | 1999-04-28 | 2005-09-06 | Nec Corporation | PLL frequency synthesizer using charge pump |
| JP2008206035A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | Ｐｌｌ回路 |
| JP2010245879A (ja) * | 2009-04-07 | 2010-10-28 | Icom Inc | 位相同期回路 |
| US11728816B2 (en) | 2021-03-12 | 2023-08-15 | Canon Kabushiki Kaisha | PLL circuit, semiconductor apparatus, equipment |
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