JPH10256903A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10256903A JPH10256903A JP9053092A JP5309297A JPH10256903A JP H10256903 A JPH10256903 A JP H10256903A JP 9053092 A JP9053092 A JP 9053092A JP 5309297 A JP5309297 A JP 5309297A JP H10256903 A JPH10256903 A JP H10256903A
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- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000010355 oscillation Effects 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 2
- 230000035945 sensitivity Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＶＣＯの制御電圧感度を高くすることなく全
体の電源電圧を低く設定するために、ＤＣ−ＤＣコンバ
ータを用いるとともに、そのスイッチングノイズの問題
を解消し、また極めて効果的に低消費電力化が図れるよ
うにしたＰＬＬ回路を提供する。 【解決手段】 チャージポンプ５に対する電源電圧を発
生する、作動／停止切り替え可能なＤＣ−ＤＣコンバー
タ３を設けるとともに、この出力部に電源電圧蓄電用の
コンデンサＣ１を設ける。そして、ＰＬＬ回路が非ロッ
ク状態の時にＤＣ−ＤＣコンバータ３を作動させ、ロッ
ク状態となった時に停止させる。
体の電源電圧を低く設定するために、ＤＣ−ＤＣコンバ
ータを用いるとともに、そのスイッチングノイズの問題
を解消し、また極めて効果的に低消費電力化が図れるよ
うにしたＰＬＬ回路を提供する。 【解決手段】 チャージポンプ５に対する電源電圧を発
生する、作動／停止切り替え可能なＤＣ−ＤＣコンバー
タ３を設けるとともに、この出力部に電源電圧蓄電用の
コンデンサＣ１を設ける。そして、ＰＬＬ回路が非ロッ
ク状態の時にＤＣ−ＤＣコンバータ３を作動させ、ロッ
ク状態となった時に停止させる。
Description
【０００１】
【発明の属する技術分野】この発明は、通信機器などに
用いられるＰＬＬ回路に関する。
用いられるＰＬＬ回路に関する。
【０００２】
【従来の技術】従来より、たとえば携帯電話の端末等の
移動体通信機器における局部発振器は基準周波数信号発
振器とＰＬＬ回路から構成されている。そしてＰＬＬ回
路は、ＰＬＬ制御回路（ＰＬＬ−ＩＣ）、電圧制御発振
器（ＶＣＯ）、ループフィルタ回路等から構成されてい
る。
移動体通信機器における局部発振器は基準周波数信号発
振器とＰＬＬ回路から構成されている。そしてＰＬＬ回
路は、ＰＬＬ制御回路（ＰＬＬ−ＩＣ）、電圧制御発振
器（ＶＣＯ）、ループフィルタ回路等から構成されてい
る。
【０００３】このようにＰＬＬ回路を局部発振器に設け
た機器においては、ＰＬＬ回路を制御して局部発振周波
数を切り替えることによって、送受信チャンネルを切り
替えるようにしている。
た機器においては、ＰＬＬ回路を制御して局部発振周波
数を切り替えることによって、送受信チャンネルを切り
替えるようにしている。
【０００４】ところで携帯電話の端末などの移動体通信
機器においては、全体の小型化および稼動時間の長時間
化のために電源電圧がますます低電圧化に向かう傾向が
ある。しかしながら、電源電圧の低電圧化にともなって
Ｃ／Ｎ比特性が問題となる。たとえば単に電源電圧を低
電圧化した場合にはＶＣＯに対する制御電圧の可変範囲
が狭くなるため、その制御電圧可変範囲で所定範囲に亘
って発振周波数を変化させるためには、ＶＣＯの制御電
圧感度（単位電圧変化量あたりの発振周波数変化量）を
大きくしなければならない。その結果、微小なノイズに
対してＶＣＯの発振周波数が変動することになり、Ｃ／
Ｎ比特性が劣化する。
機器においては、全体の小型化および稼動時間の長時間
化のために電源電圧がますます低電圧化に向かう傾向が
ある。しかしながら、電源電圧の低電圧化にともなって
Ｃ／Ｎ比特性が問題となる。たとえば単に電源電圧を低
電圧化した場合にはＶＣＯに対する制御電圧の可変範囲
が狭くなるため、その制御電圧可変範囲で所定範囲に亘
って発振周波数を変化させるためには、ＶＣＯの制御電
圧感度（単位電圧変化量あたりの発振周波数変化量）を
大きくしなければならない。その結果、微小なノイズに
対してＶＣＯの発振周波数が変動することになり、Ｃ／
Ｎ比特性が劣化する。
【０００５】そこで、ＶＣＯの制御電圧感度を高くする
ことなく全体の電源電圧を低く設定するために、従来は
図４のようにＰＬＬ回路を構成していた。同図において
ＴＣＸＯ１は基準周波数信号発振器としての温度補償水
晶発振器であり、分周器１９はＴＣＸＯ１の発振信号を
所定の分周比で分周する。ＶＣＯ８は電圧制御発振器で
あり、分周器９はＶＣＯ８の発振信号を所定の分周比で
分周する。位相比較器２は分周器１９の分周信号と分周
器９の分周信号との位相を比較し、その位相差に応じた
信号を発生する。チャージポンプ５は位相比較器２の出
力する信号をＶＣＯに対する電圧信号に変換する。ＤＣ
−ＤＣコンバータ３は入力電源電圧ＶＤＤ３をチャージ
ポンプ５に対する電源電圧Ｖｃｐに昇圧する。フィルタ
４はＤＣ−ＤＣコンバータ３の発生するスイッチングノ
イズを除去する。ループフィルタ６はチャージポンプ５
の出力する信号に含まれているリファレンス周波数信号
成分などの不要な高周波信号を除去する。フィルタ７は
ＤＣ−ＤＣコンバータ３から発生されるスィッチングノ
イズの周波数成分を除去する。
ことなく全体の電源電圧を低く設定するために、従来は
図４のようにＰＬＬ回路を構成していた。同図において
ＴＣＸＯ１は基準周波数信号発振器としての温度補償水
晶発振器であり、分周器１９はＴＣＸＯ１の発振信号を
所定の分周比で分周する。ＶＣＯ８は電圧制御発振器で
あり、分周器９はＶＣＯ８の発振信号を所定の分周比で
分周する。位相比較器２は分周器１９の分周信号と分周
器９の分周信号との位相を比較し、その位相差に応じた
信号を発生する。チャージポンプ５は位相比較器２の出
力する信号をＶＣＯに対する電圧信号に変換する。ＤＣ
−ＤＣコンバータ３は入力電源電圧ＶＤＤ３をチャージ
ポンプ５に対する電源電圧Ｖｃｐに昇圧する。フィルタ
４はＤＣ−ＤＣコンバータ３の発生するスイッチングノ
イズを除去する。ループフィルタ６はチャージポンプ５
の出力する信号に含まれているリファレンス周波数信号
成分などの不要な高周波信号を除去する。フィルタ７は
ＤＣ−ＤＣコンバータ３から発生されるスィッチングノ
イズの周波数成分を除去する。
【０００６】
【発明が解決しようとする課題】ところが、図４に示し
たような従来のＰＬＬ回路においては、チャージポンプ
に対して電源電圧を供給するＤＣ−ＤＣコンバータが多
くのスイッチングノイズを発生し、これがスプリアスと
してＶＣＯの出力信号に影響を及ばす。そのためにスイ
ッチングノイズを強力に除去するフィルタが新たに必要
となる。またＤＣ−ＤＣコンバータ自体が一定の電力を
消費するため、全体の電力消費は大きくは低減できな
い。
たような従来のＰＬＬ回路においては、チャージポンプ
に対して電源電圧を供給するＤＣ−ＤＣコンバータが多
くのスイッチングノイズを発生し、これがスプリアスと
してＶＣＯの出力信号に影響を及ばす。そのためにスイ
ッチングノイズを強力に除去するフィルタが新たに必要
となる。またＤＣ−ＤＣコンバータ自体が一定の電力を
消費するため、全体の電力消費は大きくは低減できな
い。
【０００７】この発明の目的は、従来のスイッチングノ
イズの問題を解消し、また極めて効果的に低消費電力化
が図れるようにしたＰＬＬ回路を提供することにある。
イズの問題を解消し、また極めて効果的に低消費電力化
が図れるようにしたＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】この発明のＰＬＬ回路
は、基準周波数信号を発生する基準周波数信号発振器、
制御電圧に応じた周波数で発振する電圧制御発振器、該
電圧制御発振器の発振信号と前記基準周波数信号とを入
力して位相比較を行う位相比較器、該位相比較器の出力
信号を帰還用信号に変換するチャージポンプ、該帰還用
信号をフィルタリングして前記電圧制御発振器に対する
制御信号を発生するループフィルタ、および入力電源電
圧を昇圧して前記チャージポンプに対する駆動電圧とし
て発生するＤＣ−ＤＣコンバータを備えたＰＬＬ回路に
おいて、請求項１に記載のとおり、前記ＤＣ−ＤＣコン
バータを、作動／停止切替制御信号を受けて作動または
停止するように構成するとともに、前記ＤＣ−ＤＣコン
バータの出力部に、前記チャージポンプに対する電源電
圧蓄電用のコンデンサを設ける。
は、基準周波数信号を発生する基準周波数信号発振器、
制御電圧に応じた周波数で発振する電圧制御発振器、該
電圧制御発振器の発振信号と前記基準周波数信号とを入
力して位相比較を行う位相比較器、該位相比較器の出力
信号を帰還用信号に変換するチャージポンプ、該帰還用
信号をフィルタリングして前記電圧制御発振器に対する
制御信号を発生するループフィルタ、および入力電源電
圧を昇圧して前記チャージポンプに対する駆動電圧とし
て発生するＤＣ−ＤＣコンバータを備えたＰＬＬ回路に
おいて、請求項１に記載のとおり、前記ＤＣ−ＤＣコン
バータを、作動／停止切替制御信号を受けて作動または
停止するように構成するとともに、前記ＤＣ−ＤＣコン
バータの出力部に、前記チャージポンプに対する電源電
圧蓄電用のコンデンサを設ける。
【０００９】この構成によって、ＤＣ−ＤＣコンバータ
を必要に応じて作動または停止させることができ、ＤＣ
−ＤＣコンバータの停止時には、ＤＣ−ＤＣコンバータ
の出力部に設けられている電源電圧蓄電用のコンデンサ
に蓄電されている電荷を用いてチャージポンプを作動さ
せることができる。したがってチャージポンプの電力消
費が比較的大きい場合にＤＣ−ＤＣコンバータを作動さ
せ、その他の期間でＤＣ−ＤＣコンバータを停止させれ
ば、一定時間でのスイッチングノイズ量が抑えられるこ
とになり、しかもＤＣ−ＤＣコンバータによる平均電力
損失を小さくすることができる。
を必要に応じて作動または停止させることができ、ＤＣ
−ＤＣコンバータの停止時には、ＤＣ−ＤＣコンバータ
の出力部に設けられている電源電圧蓄電用のコンデンサ
に蓄電されている電荷を用いてチャージポンプを作動さ
せることができる。したがってチャージポンプの電力消
費が比較的大きい場合にＤＣ−ＤＣコンバータを作動さ
せ、その他の期間でＤＣ−ＤＣコンバータを停止させれ
ば、一定時間でのスイッチングノイズ量が抑えられるこ
とになり、しかもＤＣ−ＤＣコンバータによる平均電力
損失を小さくすることができる。
【００１０】また、この発明のＰＬＬ回路は、請求項２
に記載のとおり、前記位相比較器は位相のロック状態ま
たは非ロック状態を検出してその状態信号を出力する手
段を備え、前記状態信号が非ロック状態であるとき前記
ＤＣ−ＤＣコンバータを作動させ、ロック状態であると
き前記ＤＣ−ＤＣコンバータを停止させる。このように
構成することによって、ＰＬＬ回路がロック状態である
時、位相比較器はチャージポンプをほとんど駆動するこ
とがなく、チャージポンプにおける電力消費は極めて小
さくなり、ＤＣ−ＤＣコンバータが停止した状態で上記
大容量のコンデンサでチャージポンプの駆動電圧を維持
することができる。逆にＰＬＬ回路が非ロック状態であ
る時には、位相比較器の出力信号に基づいてチャージポ
ンプの電力消費が増大するが、このときＤＣ−ＤＣコン
バータが作動するため、チャージポンプに対して必要な
電力がＤＣ−ＤＣコンバータから供給されることにな
る。ＰＬＬ回路が非ロック状態となるのは通常、通信機
器のチャンネル切替え時の過渡期だけであり、ＰＬＬ回
路がロック状態となってチャンネルが切り換えられた後
は再びＤＣ−ＤＣコンバータが停止することになるた
め、定常状態ではＤＣ−ＤＣコンバータのスイッチング
ノイズの影響を受けず、且つＤＣ−ＤＣコンバータの電
力損失もなくなる。また、そのため従来のようなスイッ
チングノイズを除去するための大がかりなフィルタ回路
が不要となる。
に記載のとおり、前記位相比較器は位相のロック状態ま
たは非ロック状態を検出してその状態信号を出力する手
段を備え、前記状態信号が非ロック状態であるとき前記
ＤＣ−ＤＣコンバータを作動させ、ロック状態であると
き前記ＤＣ−ＤＣコンバータを停止させる。このように
構成することによって、ＰＬＬ回路がロック状態である
時、位相比較器はチャージポンプをほとんど駆動するこ
とがなく、チャージポンプにおける電力消費は極めて小
さくなり、ＤＣ−ＤＣコンバータが停止した状態で上記
大容量のコンデンサでチャージポンプの駆動電圧を維持
することができる。逆にＰＬＬ回路が非ロック状態であ
る時には、位相比較器の出力信号に基づいてチャージポ
ンプの電力消費が増大するが、このときＤＣ−ＤＣコン
バータが作動するため、チャージポンプに対して必要な
電力がＤＣ−ＤＣコンバータから供給されることにな
る。ＰＬＬ回路が非ロック状態となるのは通常、通信機
器のチャンネル切替え時の過渡期だけであり、ＰＬＬ回
路がロック状態となってチャンネルが切り換えられた後
は再びＤＣ−ＤＣコンバータが停止することになるた
め、定常状態ではＤＣ−ＤＣコンバータのスイッチング
ノイズの影響を受けず、且つＤＣ−ＤＣコンバータの電
力損失もなくなる。また、そのため従来のようなスイッ
チングノイズを除去するための大がかりなフィルタ回路
が不要となる。
【００１１】
【発明の実施の形態】図１は本願発明のＰＬＬ回路を局
部発振器として用いた通信機の送受信部分の一つの構成
例を示すブロック図である。同図において１２は送信Ｉ
Ｆ信号に対して、ＰＬＬ回路１１より出力される局部発
振信号をミキシングして送信周波信号を発生するミキ
サ、１３はこれを電力増幅するアンプである。この送信
信号はアンテナデュプレクサ１４の送信フィルタを介し
てアンテナへ供給される。またアンテナ１５からの受信
信号はデュプレクサ１４の受信フィルタを介して受信ア
ンプ１６へ入力される。１７はその受信信号に対して、
ＰＬＬ回路１１より出力される局部発振信号をミキシン
グして受信ＩＦ信号を生成するミキサである。このよう
な構成において、ＰＬＬ回路１１内の分周器の分周比を
切り替えることによってＶＣＯの発振周波数すなわち局
部発振信号の周波数を切り替え、これによってチャンネ
ルを切り替える。
部発振器として用いた通信機の送受信部分の一つの構成
例を示すブロック図である。同図において１２は送信Ｉ
Ｆ信号に対して、ＰＬＬ回路１１より出力される局部発
振信号をミキシングして送信周波信号を発生するミキ
サ、１３はこれを電力増幅するアンプである。この送信
信号はアンテナデュプレクサ１４の送信フィルタを介し
てアンテナへ供給される。またアンテナ１５からの受信
信号はデュプレクサ１４の受信フィルタを介して受信ア
ンプ１６へ入力される。１７はその受信信号に対して、
ＰＬＬ回路１１より出力される局部発振信号をミキシン
グして受信ＩＦ信号を生成するミキサである。このよう
な構成において、ＰＬＬ回路１１内の分周器の分周比を
切り替えることによってＶＣＯの発振周波数すなわち局
部発振信号の周波数を切り替え、これによってチャンネ
ルを切り替える。
【００１２】図２は上記ＰＬＬ回路１１の一つの構成例
を示すブロック図である。同図においてＴＣＸＯ１は基
準周波数信号発振器としての温度補償水晶発振器であ
り、分周器１９はＴＣＸＯ１の発振信号を所定の分周比
で分周する。ＶＣＯ８は電圧制御発振器であり、分周器
９はＶＣＯ８の発振信号を所定の分周比で分周する。位
相比較器２は分周器１９の分周信号と分周器９の分周信
号との位相を比較し、その位相差に応じた信号を発生す
る。また、この位相比較器２はロック状態（位相差が所
定の範囲内に収まった状態）の時に位相ロック検出信号
ＬＤをハイレベルにし、非ロック状態（位相差が所定の
範囲から外れた状態）の時ローレベルにする。チャージ
ポンプ５は位相比較器２の出力する信号をＶＣＯに対す
る電圧信号に変換する。ループフィルタ６はチャージポ
ンプ５の出力する信号に含まれているリファレンス周波
数信号成分などの不要な高周波信号を除去する。ＤＣ−
ＤＣコンバータ３は入力電源電圧ＶＤＤ３（たとえば
３．０Ｖ）をチャージポンプ５に対する電源電圧Ｖｃｐ
（たとえば５．０Ｖ）に昇圧する。このＤＣ−ＤＣコン
バータ３の出力部にはチャージポンプ５に対する電源電
圧蓄電用の比較的大容量のコンデンサＣ１を設けてい
る。コントローラ１０は位相比較器２の出力するＬＤ信
号に基づいてＤＣ−ＤＣコンバータ３の作動／停止状態
を切り換える。すなわち、ＬＤ信号がローレベルの時
（ＰＬＬ回路が非ロック状態の時）ＤＣ−ＤＣコンバー
タ３は作動し、ＬＤ信号がハイレベルの時（ＰＬＬ回路
がロック状態の時）ＤＣ−ＤＣコンバータ３は作動を停
止する。チャージポンプ５の構成は従来のチャージポン
プと同様であり、後に示すように、位相比較器２の出力
する信号に基づいてチャージポンプ５からループフィル
タ６側への電流出力またはループフィルタ６からチャー
ジポンプ５側への電流の流入を行う。この動作によって
ＶＣＯ８に対する制御電圧が定まる。チャージポンプ５
はＤＣ−ＤＣコンバータ３が停止状態においてもコンデ
ンサＣ１の電荷によって動作する。
を示すブロック図である。同図においてＴＣＸＯ１は基
準周波数信号発振器としての温度補償水晶発振器であ
り、分周器１９はＴＣＸＯ１の発振信号を所定の分周比
で分周する。ＶＣＯ８は電圧制御発振器であり、分周器
９はＶＣＯ８の発振信号を所定の分周比で分周する。位
相比較器２は分周器１９の分周信号と分周器９の分周信
号との位相を比較し、その位相差に応じた信号を発生す
る。また、この位相比較器２はロック状態（位相差が所
定の範囲内に収まった状態）の時に位相ロック検出信号
ＬＤをハイレベルにし、非ロック状態（位相差が所定の
範囲から外れた状態）の時ローレベルにする。チャージ
ポンプ５は位相比較器２の出力する信号をＶＣＯに対す
る電圧信号に変換する。ループフィルタ６はチャージポ
ンプ５の出力する信号に含まれているリファレンス周波
数信号成分などの不要な高周波信号を除去する。ＤＣ−
ＤＣコンバータ３は入力電源電圧ＶＤＤ３（たとえば
３．０Ｖ）をチャージポンプ５に対する電源電圧Ｖｃｐ
（たとえば５．０Ｖ）に昇圧する。このＤＣ−ＤＣコン
バータ３の出力部にはチャージポンプ５に対する電源電
圧蓄電用の比較的大容量のコンデンサＣ１を設けてい
る。コントローラ１０は位相比較器２の出力するＬＤ信
号に基づいてＤＣ−ＤＣコンバータ３の作動／停止状態
を切り換える。すなわち、ＬＤ信号がローレベルの時
（ＰＬＬ回路が非ロック状態の時）ＤＣ−ＤＣコンバー
タ３は作動し、ＬＤ信号がハイレベルの時（ＰＬＬ回路
がロック状態の時）ＤＣ−ＤＣコンバータ３は作動を停
止する。チャージポンプ５の構成は従来のチャージポン
プと同様であり、後に示すように、位相比較器２の出力
する信号に基づいてチャージポンプ５からループフィル
タ６側への電流出力またはループフィルタ６からチャー
ジポンプ５側への電流の流入を行う。この動作によって
ＶＣＯ８に対する制御電圧が定まる。チャージポンプ５
はＤＣ−ＤＣコンバータ３が停止状態においてもコンデ
ンサＣ１の電荷によって動作する。
【００１３】図３はチャージポンプ５の一つの構成例を
示す図である。同図において、位相比較器３はディジタ
ル型の位相比較回路から成り、基準周波数信号と比較周
波数信号とを入力して、その位相の進み／遅れに応じて
アップ信号Ｕまたはダウン信号Ｄを出力する。チャージ
ポンプ５はＰチャンネルＭＯＳ−ＦＥＴとＮチャンネル
ＭＯＳ−ＦＥＴとから成り、アップ信号Ｕがローレベル
のときＰチャンネルＭＯＳ−ＦＥＴがオンし、ダウン信
号ＤがローレベルのときＮチャンネルＭＯＳ−ＦＥＴが
オンする。したがって、基準周波数信号と比較周波数信
号との位相差に応じて電流の流出／流入が発生する。位
相ロック状態の時、位相比較器からのアップ信号Ｕとダ
ウン信号Ｄは共にハイレベルとなるため、チャージポン
プ５のＰチャンネルＭＯＳ−ＦＥＴとＮチャンネルＭＯ
Ｓ−ＦＥＴは共にオフ状態となり、その電流消費は数μ
Ａ程度と極めて少なくなる。そのため、ロック状態では
ＤＣ−ＤＣコンバータ３が停止していても、チャージポ
ンプ５はコンデンサＣ１の電荷のみによって動作する。
示す図である。同図において、位相比較器３はディジタ
ル型の位相比較回路から成り、基準周波数信号と比較周
波数信号とを入力して、その位相の進み／遅れに応じて
アップ信号Ｕまたはダウン信号Ｄを出力する。チャージ
ポンプ５はＰチャンネルＭＯＳ−ＦＥＴとＮチャンネル
ＭＯＳ−ＦＥＴとから成り、アップ信号Ｕがローレベル
のときＰチャンネルＭＯＳ−ＦＥＴがオンし、ダウン信
号ＤがローレベルのときＮチャンネルＭＯＳ−ＦＥＴが
オンする。したがって、基準周波数信号と比較周波数信
号との位相差に応じて電流の流出／流入が発生する。位
相ロック状態の時、位相比較器からのアップ信号Ｕとダ
ウン信号Ｄは共にハイレベルとなるため、チャージポン
プ５のＰチャンネルＭＯＳ−ＦＥＴとＮチャンネルＭＯ
Ｓ−ＦＥＴは共にオフ状態となり、その電流消費は数μ
Ａ程度と極めて少なくなる。そのため、ロック状態では
ＤＣ−ＤＣコンバータ３が停止していても、チャージポ
ンプ５はコンデンサＣ１の電荷のみによって動作する。
【００１４】
【発明の効果】請求項１に記載の発明によれば、ＤＣ−
ＤＣコンバータを必要に応じて作動または停止させるこ
とができ、ＤＣ−ＤＣコンバータの停止時には、ＤＣ−
ＤＣコンバータの出力部に設けられている電源電圧蓄電
用のコンデンサに蓄電されている電荷を用いてチャージ
ポンプを作動させることができる。したがってチャージ
ポンプの電力消費が比較的大きい場合にＤＣ−ＤＣコン
バータを作動させ、その他の期間でＤＣ−ＤＣコンバー
タを停止させれば、一定時間でのスイッチングノイズ量
が抑えられることになり、しかもＤＣ−ＤＣコンバータ
による平均電力損失を小さくすることができる。
ＤＣコンバータを必要に応じて作動または停止させるこ
とができ、ＤＣ−ＤＣコンバータの停止時には、ＤＣ−
ＤＣコンバータの出力部に設けられている電源電圧蓄電
用のコンデンサに蓄電されている電荷を用いてチャージ
ポンプを作動させることができる。したがってチャージ
ポンプの電力消費が比較的大きい場合にＤＣ−ＤＣコン
バータを作動させ、その他の期間でＤＣ−ＤＣコンバー
タを停止させれば、一定時間でのスイッチングノイズ量
が抑えられることになり、しかもＤＣ−ＤＣコンバータ
による平均電力損失を小さくすることができる。
【００１５】請求項２に記載の発明によれば、ＰＬＬ回
路がロック状態である時、位相比較器はチャージポンプ
をほとんど駆動することがなく、チャージポンプにおけ
る電力消費は極めて小さくなり、ＤＣ−ＤＣコンバータ
が停止した状態で上記電源電圧蓄電用のコンデンサでチ
ャージポンプの駆動電圧を維持することができ、逆にＰ
ＬＬ回路が非ロック状態である時には、位相比較器の出
力信号に基づいてチャージポンプの電力消費が増大する
が、このときＤＣ−ＤＣコンバータが作動するため、チ
ャージポンプに対して必要な電力がＤＣ−ＤＣコンバー
タから供給される。したがって、通信機器のチャンネル
切替え時などＰＬＬ回路が非ロック状態となった過渡期
だけＤＣ−ＤＣコンバータが作動し、ＰＬＬ回路がロッ
ク状態となってチャンネルが切り換えられた後は再びＤ
Ｃ−ＤＣコンバータが停止することになるため、定常状
態ではＤＣ−ＤＣコンバータのスイッチングノイズの影
響を受けず、且つＤＣ−ＤＣコンバータの電力損失もな
くなる。また、そのため従来のようなスイッチングノイ
ズを除去するための大がかりなフィルタ回路も不要とな
る。
路がロック状態である時、位相比較器はチャージポンプ
をほとんど駆動することがなく、チャージポンプにおけ
る電力消費は極めて小さくなり、ＤＣ−ＤＣコンバータ
が停止した状態で上記電源電圧蓄電用のコンデンサでチ
ャージポンプの駆動電圧を維持することができ、逆にＰ
ＬＬ回路が非ロック状態である時には、位相比較器の出
力信号に基づいてチャージポンプの電力消費が増大する
が、このときＤＣ−ＤＣコンバータが作動するため、チ
ャージポンプに対して必要な電力がＤＣ−ＤＣコンバー
タから供給される。したがって、通信機器のチャンネル
切替え時などＰＬＬ回路が非ロック状態となった過渡期
だけＤＣ−ＤＣコンバータが作動し、ＰＬＬ回路がロッ
ク状態となってチャンネルが切り換えられた後は再びＤ
Ｃ−ＤＣコンバータが停止することになるため、定常状
態ではＤＣ−ＤＣコンバータのスイッチングノイズの影
響を受けず、且つＤＣ−ＤＣコンバータの電力損失もな
くなる。また、そのため従来のようなスイッチングノイ
ズを除去するための大がかりなフィルタ回路も不要とな
る。
【図１】ＰＬＬ回路を用いた通信機器の送受信部分の構
成を示す図である。
成を示す図である。
【図２】この発明の実施形態に係るＰＬＬ回路の構成を
示すブロック図である。
示すブロック図である。
【図３】チャージポンプの構成を示す図である。
【図４】従来のＰＬＬ回路の構成例を示すブロック図で
ある。
ある。
１−ＴＣＸＯ（基準周波数信号発振器） ８−ＶＣＯ（電圧制御発振器） １１−ＰＬＬ回路 Ｃ１−電源電圧蓄電用コンデンサ
Claims (2)
- 【請求項１】 基準周波数信号を発生する基準周波数信
号発振器、制御電圧に応じた周波数で発振する電圧制御
発振器、該電圧制御発振器の発振信号と前記基準周波数
信号とを入力して位相比較を行う位相比較器、該位相比
較器の出力信号を帰還用信号に変換するチャージポン
プ、該帰還用信号をフィルタリングして前記電圧制御発
振器に対する制御信号を発生するループフィルタ、およ
び入力電源電圧を昇圧して前記チャージポンプに対する
駆動電圧として発生するＤＣ−ＤＣコンバータを備えた
ＰＬＬ回路において、 前記ＤＣ−ＤＣコンバータを、作動／停止切替制御信号
を受けて作動または停止するように構成するとともに、
前記ＤＣ−ＤＣコンバータの出力部に、前記チャージポ
ンプに対する電源電圧蓄電用のコンデンサを設けたこと
を特徴とするＰＬＬ回路。 - 【請求項２】 前記位相比較器は位相のロック状態また
は非ロック状態を検出してその状態信号を出力する手段
を備え、前記状態信号が非ロック状態であるとき前記Ｄ
Ｃ−ＤＣコンバータを作動させ、ロック状態であるとき
前記ＤＣ−ＤＣコンバータを停止させるようにした請求
項１に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9053092A JPH10256903A (ja) | 1997-03-07 | 1997-03-07 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9053092A JPH10256903A (ja) | 1997-03-07 | 1997-03-07 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256903A true JPH10256903A (ja) | 1998-09-25 |
Family
ID=12933149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9053092A Pending JPH10256903A (ja) | 1997-03-07 | 1997-03-07 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256903A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1511175A1 (en) * | 2003-08-28 | 2005-03-02 | Interuniversitair Micro-Elektronica Centrum (IMEC) | Device and method for increasing the operating range of an electrical circuit |
| WO2005038975A1 (ja) * | 2003-10-15 | 2005-04-28 | Intelligent Cosmos Research Institute | Ｎｒｄガイドトランシーバ、これを用いたダウンロードシステムおよびこれに用いられるダウンロード用メモリ |
| US7176732B2 (en) | 2003-08-28 | 2007-02-13 | Interuniversitair Microelektronica Centrum (IMEC) vzw) | Device and method for increasing the operating range of an electrical circuit |
| JP2008206035A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | Ｐｌｌ回路 |
| JP2017500763A (ja) * | 2013-11-08 | 2017-01-05 | インテル コーポレイション | チャージポンプの電力を低減する装置 |
-
1997
- 1997-03-07 JP JP9053092A patent/JPH10256903A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100866304B1 (ko) | 2003-10-15 | 2008-10-31 | 가부시키가이샤 인텔리전트 코스모스 겡큐키코 | Ｎｒｄ 가이드 트랜스시버, 이것을 사용한 다운로드 시스템및 이것에 사용되는 다운로드용 메모리 |
| US7613429B2 (en) | 2003-10-15 | 2009-11-03 | Intelligent Cosmos Research Institute | NRD guide transceiver, download system using the same, and download memory used for the same |
| JP2008206035A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | Ｐｌｌ回路 |
| JP2017500763A (ja) * | 2013-11-08 | 2017-01-05 | インテル コーポレイション | チャージポンプの電力を低減する装置 |
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