JPH03273710A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03273710A JPH03273710A JP2075071A JP7507190A JPH03273710A JP H03273710 A JPH03273710 A JP H03273710A JP 2075071 A JP2075071 A JP 2075071A JP 7507190 A JP7507190 A JP 7507190A JP H03273710 A JPH03273710 A JP H03273710A
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- JP
- Japan
- Prior art keywords
- voltage
- frequency
- divider
- phase comparator
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に位相同期回路に関する
。
。
最近チューナの選局方式としてＰＬＬシンセサイザ一方
式が広く使われるようになってきた。この方式は基準周
波数として水晶発振子を使用しそのＮ倍の周波数で位相
同期回路を口、ツタさせることにより純度の高い局部発
振周波数を得る方式でアル。マイクロコンピュータ等の
コントローラと組み合わせて分周比Ｎを変化させること
により操作性の良い、正確なチューニングが可能となる
。
式が広く使われるようになってきた。この方式は基準周
波数として水晶発振子を使用しそのＮ倍の周波数で位相
同期回路を口、ツタさせることにより純度の高い局部発
振周波数を得る方式でアル。マイクロコンピュータ等の
コントローラと組み合わせて分周比Ｎを変化させること
により操作性の良い、正確なチューニングが可能となる
。
ＰＬＬシンセサイザー用のＬＳＩとしては０ＭＯ８構造
が用いられ基準周波数分周回路、プログラマブル分周回
路２位相比較器、チャージポンプ等が１チツプ上に構成
される。モしてＥＯ出力は外部ＬＰＦを介して直流電圧
に変換されＶＣＯ（電圧制御発振器）に供給される。
が用いられ基準周波数分周回路、プログラマブル分周回
路２位相比較器、チャージポンプ等が１チツプ上に構成
される。モしてＥＯ出力は外部ＬＰＦを介して直流電圧
に変換されＶＣＯ（電圧制御発振器）に供給される。
第２図にＰＬＬループのブロックダイアダラムを示す。
図中１はレファレンスデバイダ、２はプログラマブルカ
ウンタ、５は位相比較器、８はチャージポンプ、１０は
ＬＰＦ （ローパスフィルタ）、１２はｖＣＯを表わす
。位相比較器はクリスタル発振器１１より分周して作っ
た比較周波数ｆｒとＶＣＯの周波数を１７Ｎ分周して作
った周波数ｆｖを比較する。その結果周波数のずれに比
例した誤差電圧が発生する。この誤差電圧をＬＰＦで平
滑しＶＣＯに供給することで負帰還をかけることかでき
る。すなわちＶＣＯの発振周波数ｆ ｖｃｏがｆ ｖｃ
ｏ＞ ｆ ｒｅｇＸＮのときチャージポンプから正の誤
差電圧がでてｆ ＶＣＯを下げるように働きｆ ｖｃｏ
＜ ｆ ｒｅｇＸＮのときには負の誤差電圧がでてｆ
ｖｃｏを上げるように働く。
ウンタ、５は位相比較器、８はチャージポンプ、１０は
ＬＰＦ （ローパスフィルタ）、１２はｖＣＯを表わす
。位相比較器はクリスタル発振器１１より分周して作っ
た比較周波数ｆｒとＶＣＯの周波数を１７Ｎ分周して作
った周波数ｆｖを比較する。その結果周波数のずれに比
例した誤差電圧が発生する。この誤差電圧をＬＰＦで平
滑しＶＣＯに供給することで負帰還をかけることかでき
る。すなわちＶＣＯの発振周波数ｆ ｖｃｏがｆ ｖｃ
ｏ＞ ｆ ｒｅｇＸＮのときチャージポンプから正の誤
差電圧がでてｆ ＶＣＯを下げるように働きｆ ｖｃｏ
＜ ｆ ｒｅｇＸＮのときには負の誤差電圧がでてｆ
ｖｃｏを上げるように働く。
ＶＣＯに望まれる特性としてはゲインＧｖｃ。
ｆ／Ｖができるだけ低いことが望ましい。なぜならｖＣ
Ｏの制御電圧におけるノイズは出力発振周波数の不要周
波数スペクトルとして現われ■ｃ。
Ｏの制御電圧におけるノイズは出力発振周波数の不要周
波数スペクトルとして現われ■ｃ。
のゲインが高い程ノイズの影響を受けやすい。この為、
ＶＣＯはできるだけ高い電圧を使用することが必要とな
る。
ＶＣＯはできるだけ高い電圧を使用することが必要とな
る。
一方、プログラマブルカウンタはＣＭｏ５で構成した場
合入力周波数に比例した電流が流れる為ＦＭラジオ帯で
ある１００ＭＨ２付近まで動作させたとすると１０ｍＡ
前後の電流が流れてしまう。
合入力周波数に比例した電流が流れる為ＦＭラジオ帯で
ある１００ＭＨ２付近まで動作させたとすると１０ｍＡ
前後の電流が流れてしまう。
ポータプル用途においてはできるだけ低電流にすること
が要求されこの為には低電圧で動作させることが要求さ
れる。この為プログラマブルカラ３− ンタからチャージポンプ塩を電池１個分的１■で動作さ
せＬＰＦにアクティブフィルターを使用した場合アクテ
ィブフィルターの動作点が約０．７〜１．４Ｖとなり正
常に動作させることができない。
が要求されこの為には低電圧で動作させることが要求さ
れる。この為プログラマブルカラ３− ンタからチャージポンプ塩を電池１個分的１■で動作さ
せＬＰＦにアクティブフィルターを使用した場合アクテ
ィブフィルターの動作点が約０．７〜１．４Ｖとなり正
常に動作させることができない。
又チャージポンプから出力される誤差電圧信号はパルス
幅という形で出力される為チャージポンプの入力でレベ
ル変換することは難しい。
幅という形で出力される為チャージポンプの入力でレベ
ル変換することは難しい。
本発明の半導体装置は半導体基板上に一部又は全部を構
成したＰＬＬ回路に於いて少なくとも位相比較器、チャ
ージポンプ部分を別電源で構成したことを特徴としてい
る。
成したＰＬＬ回路に於いて少なくとも位相比較器、チャ
ージポンプ部分を別電源で構成したことを特徴としてい
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のＰＬＬ回路を示す。
図中１はレファレンスデバイダ、２はプログラマブルカ
ウンタ、３，４はレベルシフタ、５は位相比較器、６は
Ｐ型ＭＩＳＦ’ＥＴ、 ７はＮ型ＭＩＳＦＥＴ、８は
チャージポンプ、１０はＬＰＦ（０−パスフィルタ）、
１１はクリスタル発振子１、−４ １２は■Ｃ０１２０は第１の電源端子、２１は第２の電
源端子を表わす。
ウンタ、３，４はレベルシフタ、５は位相比較器、６は
Ｐ型ＭＩＳＦ’ＥＴ、 ７はＮ型ＭＩＳＦＥＴ、８は
チャージポンプ、１０はＬＰＦ（０−パスフィルタ）、
１１はクリスタル発振子１、−４ １２は■Ｃ０１２０は第１の電源端子、２１は第２の電
源端子を表わす。
本発明ではチャージポンプまでを１チツプ上に構成して
おり位相比較器とチャージポンプを電源端子２１より電
圧を供給するとともにレファレンスデバイダ１とプログ
ラマブルカウンタ２は電源端子２０より電圧を供給して
いる。レファレンスデバイダはクリスタル発振周波数を
１／Ａ（Ａは整数）分周する為のもので基準比較周波数
を作る。
おり位相比較器とチャージポンプを電源端子２１より電
圧を供給するとともにレファレンスデバイダ１とプログ
ラマブルカウンタ２は電源端子２０より電圧を供給して
いる。レファレンスデバイダはクリスタル発振周波数を
１／Ａ（Ａは整数）分周する為のもので基準比較周波数
を作る。
分周比Ａは別の制御回路から供給される。プログラマブ
ルカウンタ２はＶＣＯの出力を分周する為のものでＦＭ
受信機におけるＶＣＯの出力周波数は最高で約１２０Ｍ
Ｈｚあるからそれを１／Ｎ（Ｎは整数）分周した値が比
較周波数と周波数位相共一致した時ＰＬＬはロック状態
となる。ＦＭ受信機の場合比較周波数としては２５ＫＨ
ｚが一般に使われ場合によっては５０ＫＨｚ、１００Ｋ
Ｈｚも使われる。ＰＬＬシンセサイザー用の位相比較器
は入力パルスのエツジどうしを比較する為その入力にレ
ベルシックが入っていてもＰＬＬの特性へ５− 上何ら問題ない。
ルカウンタ２はＶＣＯの出力を分周する為のものでＦＭ
受信機におけるＶＣＯの出力周波数は最高で約１２０Ｍ
Ｈｚあるからそれを１／Ｎ（Ｎは整数）分周した値が比
較周波数と周波数位相共一致した時ＰＬＬはロック状態
となる。ＦＭ受信機の場合比較周波数としては２５ＫＨ
ｚが一般に使われ場合によっては５０ＫＨｚ、１００Ｋ
Ｈｚも使われる。ＰＬＬシンセサイザー用の位相比較器
は入力パルスのエツジどうしを比較する為その入力にレ
ベルシックが入っていてもＰＬＬの特性へ５− 上何ら問題ない。
本発明は低電流化を目的としておりチップ内で電源２１
を昇圧して作り使用しても差し支えない。
を昇圧して作り使用しても差し支えない。
又逆に考えてプログラマブルデバイダ、レファレンスデ
バイダの電源として低電圧を作り使用することも可能で
ある。
バイダの電源として低電圧を作り使用することも可能で
ある。
第３図は本発明の実施例２のブロックダイアダラムであ
る。本実施例ではチャージポンプ部分をチップの外で構
成している。又レファレンスデバイダ１とプログラマブ
ルカウンタ２を制御する為のコントローラをもっている
。コントローラは前記制御の他にＫｅｙ入力入力制御２
制示制御の機能も必要に応じてもつことも可能である。
る。本実施例ではチャージポンプ部分をチップの外で構
成している。又レファレンスデバイダ１とプログラマブ
ルカウンタ２を制御する為のコントローラをもっている
。コントローラは前記制御の他にＫｅｙ入力入力制御２
制示制御の機能も必要に応じてもつことも可能である。
又チャージポンプをチップの外で構成しているのは特性
をとりやすい為である。
をとりやすい為である。
以上説明したように本発明は半導体基板上に構成したＰ
ＬＬ回路に於いて少なくともプログラマブルデバイダ、
レファレンスデバイダを低電圧で動作させることにより
低動作電流を可能にし位相リー 比較器以降を別電源にすることによりレベル変換の問題
をなくすことができる。
ＬＬ回路に於いて少なくともプログラマブルデバイダ、
レファレンスデバイダを低電圧で動作させることにより
低動作電流を可能にし位相リー 比較器以降を別電源にすることによりレベル変換の問題
をなくすことができる。
第１図は本発明の半導体装置のブロックダイアダラム、
第２図は従来のブロックダイアダラム、第３図は本発明
の第２の実施例のブロック図である。
第２図は従来のブロックダイアダラム、第３図は本発明
の第２の実施例のブロック図である。
Claims (1)
- 半導体基板上にその一部又は全体を構成したＰＬＬ回
路を有し、当該ＰＬＬ回路の少なくとも位相比較器を他
の回路とは別電源で構成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075071A JPH03273710A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075071A JPH03273710A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273710A true JPH03273710A (ja) | 1991-12-04 |
Family
ID=13565596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075071A Pending JPH03273710A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273710A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522182B2 (en) | 1998-10-20 | 2003-02-18 | Fujitsu Limited | Integrated circuit device incorporating DLL circuit |
| JP2007259122A (ja) * | 2006-03-23 | 2007-10-04 | Renesas Technology Corp | 通信用半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282926A (ja) * | 1988-05-09 | 1989-11-14 | Matsushita Electric Ind Co Ltd | 位相同期発振器 |
-
1990
- 1990-03-22 JP JP2075071A patent/JPH03273710A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282926A (ja) * | 1988-05-09 | 1989-11-14 | Matsushita Electric Ind Co Ltd | 位相同期発振器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522182B2 (en) | 1998-10-20 | 2003-02-18 | Fujitsu Limited | Integrated circuit device incorporating DLL circuit |
| KR100640024B1 (ko) * | 1998-10-20 | 2006-10-31 | 후지쯔 가부시끼가이샤 | Ｄｌｌ 회로를 내장하는 집적 회로 장치 |
| JP2007259122A (ja) * | 2006-03-23 | 2007-10-04 | Renesas Technology Corp | 通信用半導体集積回路 |
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