JP2000156650A - シンセサイザ方式局部発振回路 - Google Patents
シンセサイザ方式局部発振回路Info
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- JP2000156650A JP2000156650A JP10329434A JP32943498A JP2000156650A JP 2000156650 A JP2000156650 A JP 2000156650A JP 10329434 A JP10329434 A JP 10329434A JP 32943498 A JP32943498 A JP 32943498A JP 2000156650 A JP2000156650 A JP 2000156650A
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Abstract
(57)【要約】
【課題】 消費電流が少なく安定した信号を出力するシ
ンセサイザ方式局部発振回路を提供すること。 【解決手段】 受信部１と、基準発振回路２−１、位相
比較回路２−２、ロ−パスフィルタ２−４、電圧制御発
振回路２−６及び分周回路２−７からなるフェ−ズロッ
クル−プシンセサイザ部２を具備し、該フェ−ズロック
ル−プシンセサイザ部２で局部発振周波数を発生する構
成のシンセサイザ方式局部発振回路において、スケ−ル
変換機能付のＡＦＣ部３を設け、受信部１からの中間周
波数の出力信号をＡＦＣ部３に入力し、受信開始時は該
ＡＦＣ部３の出力信号でフェ−ズロックル−プシンセサ
イザ部２の基準発振回路２−１を制御して局部発振周波
数を制御して受信信号を受信し、受信確立後は該フェ−
ズロックル−プシンセサイザ部２の基準発振回路２−
１、位相比較回路２−２及び分周回路２−７の電源を遮
断すると共に、ＡＦＣ部３の出力信号を電圧制御発振回
路２−６へ入力して局部発振周波数を制御する。
ンセサイザ方式局部発振回路を提供すること。 【解決手段】 受信部１と、基準発振回路２−１、位相
比較回路２−２、ロ−パスフィルタ２−４、電圧制御発
振回路２−６及び分周回路２−７からなるフェ−ズロッ
クル−プシンセサイザ部２を具備し、該フェ−ズロック
ル−プシンセサイザ部２で局部発振周波数を発生する構
成のシンセサイザ方式局部発振回路において、スケ−ル
変換機能付のＡＦＣ部３を設け、受信部１からの中間周
波数の出力信号をＡＦＣ部３に入力し、受信開始時は該
ＡＦＣ部３の出力信号でフェ−ズロックル−プシンセサ
イザ部２の基準発振回路２−１を制御して局部発振周波
数を制御して受信信号を受信し、受信確立後は該フェ−
ズロックル−プシンセサイザ部２の基準発振回路２−
１、位相比較回路２−２及び分周回路２−７の電源を遮
断すると共に、ＡＦＣ部３の出力信号を電圧制御発振回
路２−６へ入力して局部発振周波数を制御する。
Description
【０００１】
【発明の属する技術分野】本発明はＦＭラジオや携帯電
話、ページャー等の受信機のシンセサイザ方式局部発振
回路に関するものである。
話、ページャー等の受信機のシンセサイザ方式局部発振
回路に関するものである。
【０００２】
【従来の技術】従来、この種の携帯用機器の局部発振回
路にフェーズロックループシンセサイザ方式を採用して
いるものは多い。フェーズロックループシンセサイザ方
式局部発振回路では、局部発振周波数を低い周波数に分
周させるために複数の分周回路が必要となる。その周波
数に応じて多くの分周回路が必要となる。そのため消費
電流が増大する傾向がある。バッテリを駆動電源とする
この種の携帯用機器としては消費電流を低減することが
求められており、これまで種々の技術が開発されてい
る。
路にフェーズロックループシンセサイザ方式を採用して
いるものは多い。フェーズロックループシンセサイザ方
式局部発振回路では、局部発振周波数を低い周波数に分
周させるために複数の分周回路が必要となる。その周波
数に応じて多くの分周回路が必要となる。そのため消費
電流が増大する傾向がある。バッテリを駆動電源とする
この種の携帯用機器としては消費電流を低減することが
求められており、これまで種々の技術が開発されてい
る。
【０００３】この種の技術として特許第２７５０５８０
号公報に開示されたものがある。図２は、従来のシンセ
サイザ方式局部発振回路の構成例を示す図である。受信
部１は受信高周波回路１−１、混合回路１−２、中間周
波回路１−３、復調回路１−４で構成されている。受信
信号は受信高周波回路１−１で増幅され、混合回路１−
２で局部発振回路の出力信号と混合され中間周波信号に
変換され中間周波回路１−３で増幅され復調回路１−４
で復調される。
号公報に開示されたものがある。図２は、従来のシンセ
サイザ方式局部発振回路の構成例を示す図である。受信
部１は受信高周波回路１−１、混合回路１−２、中間周
波回路１−３、復調回路１−４で構成されている。受信
信号は受信高周波回路１−１で増幅され、混合回路１−
２で局部発振回路の出力信号と混合され中間周波信号に
変換され中間周波回路１−３で増幅され復調回路１−４
で復調される。
【０００４】局部発振回路は図２のフェーズロックルー
プシンセサイザ部２に示すように基準発振回路（ＴＣＸ
Ｏ）２−１、位相比較回路２−２、スイッチ２−３、ロ
ーパスフィルタ２−４、電圧制御発振回路２−６、及び
分周回路２−７で構成されている。
プシンセサイザ部２に示すように基準発振回路（ＴＣＸ
Ｏ）２−１、位相比較回路２−２、スイッチ２−３、ロ
ーパスフィルタ２−４、電圧制御発振回路２−６、及び
分周回路２−７で構成されている。
【０００５】基準発振回路２−１は水晶発振子（図示せ
ず）等を備え、基準発振信号を生成しこれを位相比較回
路２−２に供給する。位相比較回路２−２は前記基準発
振回路２−１から出力される基準発振信号と分周回路２
−７からの帰還信号ｓ1の位相を比較すると共に、この
比較結果に対応した電圧信号を生成しスイッチ２−３に
供給する。
ず）等を備え、基準発振信号を生成しこれを位相比較回
路２−２に供給する。位相比較回路２−２は前記基準発
振回路２−１から出力される基準発振信号と分周回路２
−７からの帰還信号ｓ1の位相を比較すると共に、この
比較結果に対応した電圧信号を生成しスイッチ２−３に
供給する。
【０００６】スイッチ２−３は常時オンで、受信動作の
確立を示す信号ｓ2によりオフされるスイッチである。
ローパスフィルタ２−４はコンデンサや抵抗（図示せ
ず）等を備えており、スイッチ２−３を介して供給され
た位相比較回路２−２からの電圧信号から高周波成分を
除去し電圧制御発振回路２−６へ供給する。また、この
状態でスイッチ２−３がオフされ前記電圧信号が供給さ
れなくなっても、前記ローパスフィルタ２−４のコンデ
ンサに蓄積された電荷によって一定時間だけ電圧を保持
して電圧制御発振回路２−６へ電圧信号を供給し続ける
ことができるようになっている。
確立を示す信号ｓ2によりオフされるスイッチである。
ローパスフィルタ２−４はコンデンサや抵抗（図示せ
ず）等を備えており、スイッチ２−３を介して供給され
た位相比較回路２−２からの電圧信号から高周波成分を
除去し電圧制御発振回路２−６へ供給する。また、この
状態でスイッチ２−３がオフされ前記電圧信号が供給さ
れなくなっても、前記ローパスフィルタ２−４のコンデ
ンサに蓄積された電荷によって一定時間だけ電圧を保持
して電圧制御発振回路２−６へ電圧信号を供給し続ける
ことができるようになっている。
【０００７】電圧制御発振回路２−６はローパスフィル
タ２−４から供給される電圧信号に応じた周波数の電圧
出力を発振して局部発振信号を生成し、混合回路１−２
と分周回路２−７に供給する。
タ２−４から供給される電圧信号に応じた周波数の電圧
出力を発振して局部発振信号を生成し、混合回路１−２
と分周回路２−７に供給する。
【０００８】分周回路２−７は電圧制御発振回路２−６
から局部発振信号が発振されたとき、これを予め設定さ
れている分周比で分周して帰還信号ｓ1を生成し、位相
比較回路２−２に供給する。スイッチ５はフェーズロッ
クループシンセサイザ部２の第１セクション２ａ（基準
発振回路２−１、位相比較回路２−２及び分周回路２−
７）に電源を供給するスイッチである。
から局部発振信号が発振されたとき、これを予め設定さ
れている分周比で分周して帰還信号ｓ1を生成し、位相
比較回路２−２に供給する。スイッチ５はフェーズロッ
クループシンセサイザ部２の第１セクション２ａ（基準
発振回路２−１、位相比較回路２−２及び分周回路２−
７）に電源を供給するスイッチである。
【０００９】受信開始時、受信部１の動作と共に、信号
ｓ3によりスイッチ５をオンしフェーズロックループシ
ンセサイザ部２が作動し受信が開始される。フェーズロ
ックループシンセサイザ部２がロックされ、各部の動作
が安定し受信動作が確立した時点で、信号ｓ2が出力さ
れスイッチ２−３はオフされる。また、受信動作が確立
した時点で信号ｓ3は停止されてスイッチ５はオフされ
基準発振回路２−１、位相比較回路２−２及び分周回路
２−７の電源は遮断される。しかし、上述したように局
部発振周波数はローパスフィルタ２−４のコンデンサに
蓄積された電荷により保持され受信動作は継続される。
ｓ3によりスイッチ５をオンしフェーズロックループシ
ンセサイザ部２が作動し受信が開始される。フェーズロ
ックループシンセサイザ部２がロックされ、各部の動作
が安定し受信動作が確立した時点で、信号ｓ2が出力さ
れスイッチ２−３はオフされる。また、受信動作が確立
した時点で信号ｓ3は停止されてスイッチ５はオフされ
基準発振回路２−１、位相比較回路２−２及び分周回路
２−７の電源は遮断される。しかし、上述したように局
部発振周波数はローパスフィルタ２−４のコンデンサに
蓄積された電荷により保持され受信動作は継続される。
【００１０】上記説明したように従来の方法は受信動作
確立後フェーズロックループシンセサイザ部２の第１セ
クション２ａ（基準発振回路２−１、位相比較回路２−
２及び分周回路２−７）の電源を遮断することにより消
費電流を削減している。
確立後フェーズロックループシンセサイザ部２の第１セ
クション２ａ（基準発振回路２−１、位相比較回路２−
２及び分周回路２−７）の電源を遮断することにより消
費電流を削減している。
【００１１】しかしながら、上述した従来の方法では受
信区間が長くなると、ローパスフィルタ２−４のコンデ
ンサに蓄積された電荷が徐々に放電するため、周波数が
徐々にずれ、ついには受信することができなくなる。そ
のため短時間受信の間歇受信動作を行なう装置にしか適
応することができなかった。また、温度変化により局部
発振回路の周波数が変化したときに加わる電圧を一定に
保つようにしているため、周波数の変化を補正すること
ができないという問題点があった。
信区間が長くなると、ローパスフィルタ２−４のコンデ
ンサに蓄積された電荷が徐々に放電するため、周波数が
徐々にずれ、ついには受信することができなくなる。そ
のため短時間受信の間歇受信動作を行なう装置にしか適
応することができなかった。また、温度変化により局部
発振回路の周波数が変化したときに加わる電圧を一定に
保つようにしているため、周波数の変化を補正すること
ができないという問題点があった。
【００１２】
【発明が解決しようとする課題】本発明は上述の点に鑑
みてなされたもので、上記問題点を除去し、消費電流が
少なく安定した信号を出力するシンセサイザ方式局部発
振回路を提供することを目的とする。
みてなされたもので、上記問題点を除去し、消費電流が
少なく安定した信号を出力するシンセサイザ方式局部発
振回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
本発明は、受信部と、基準発振回路、位相比較回路、ロ
ーパスフィルタ、電圧制御発振回路及び分周回路からな
るフェーズロックループシンセサイザ部を具備し、該フ
ェーズロックループシンセサイザ部で局部発振周波数を
発生する構成のシンセサイザ方式局部発振回路におい
て、スケール変換機能付のＡＦＣ部を設け、受信部から
の復調回路の出力信号をＡＦＣ部に入力し、受信開始時
は該ＡＦＣ部の出力信号でフェーズロックループシンセ
サイザ部の基準発振回路を制御して局部発振周波数を制
御して受信信号を受信し、受信確立後は該フェーズロッ
クループシンセサイザ部の基準発振回路、位相比較回
路、及び分周回路の電源を遮断すると共に、ＡＦＣ部の
出力信号を電圧制御発振回路へ入力して局部発振周波数
を制御することを特徴とする。
本発明は、受信部と、基準発振回路、位相比較回路、ロ
ーパスフィルタ、電圧制御発振回路及び分周回路からな
るフェーズロックループシンセサイザ部を具備し、該フ
ェーズロックループシンセサイザ部で局部発振周波数を
発生する構成のシンセサイザ方式局部発振回路におい
て、スケール変換機能付のＡＦＣ部を設け、受信部から
の復調回路の出力信号をＡＦＣ部に入力し、受信開始時
は該ＡＦＣ部の出力信号でフェーズロックループシンセ
サイザ部の基準発振回路を制御して局部発振周波数を制
御して受信信号を受信し、受信確立後は該フェーズロッ
クループシンセサイザ部の基準発振回路、位相比較回
路、及び分周回路の電源を遮断すると共に、ＡＦＣ部の
出力信号を電圧制御発振回路へ入力して局部発振周波数
を制御することを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態例を図
面に基づいて詳細に説明する。図１は本発明のシンセサ
イザ方式局部発振回路の構成例を示す図である。図示す
るように、本発明のシンセサイザ方式局部発振回路は従
来の図２に示すフェーズロックループシンセサイザ方式
局部発振回路に、ＡＦＣ部３及びスイッチ４を設けると
共に、フェーズロックループシンセサイザ部２に加算器
２−５を設けている。受信部１の復調回路１−４から位
相又は周波数情報の信号をＡＦＣ部３に入力し、該ＡＦ
Ｃ部３は周波数誤差に応じた電圧をスイッチ４を介して
加算器２−５に入力するようにしている。その他の図２
と同符号の個所は従来の例で説明したのでここでの説明
は省略する。
面に基づいて詳細に説明する。図１は本発明のシンセサ
イザ方式局部発振回路の構成例を示す図である。図示す
るように、本発明のシンセサイザ方式局部発振回路は従
来の図２に示すフェーズロックループシンセサイザ方式
局部発振回路に、ＡＦＣ部３及びスイッチ４を設けると
共に、フェーズロックループシンセサイザ部２に加算器
２−５を設けている。受信部１の復調回路１−４から位
相又は周波数情報の信号をＡＦＣ部３に入力し、該ＡＦ
Ｃ部３は周波数誤差に応じた電圧をスイッチ４を介して
加算器２−５に入力するようにしている。その他の図２
と同符号の個所は従来の例で説明したのでここでの説明
は省略する。
【００１５】ＡＦＣ部３はスケール変換機能付のＡＦＣ
回路で、デジタルＡＦＣ回路３−１、係数設定回路３−
２、乗算器３−３、オフセット設定回路３−４、加算器
３−５、Ｄ／Ａ変換器３−６を具備する構成である。
回路で、デジタルＡＦＣ回路３−１、係数設定回路３−
２、乗算器３−３、オフセット設定回路３−４、加算器
３−５、Ｄ／Ａ変換器３−６を具備する構成である。
【００１６】基準発振回路２−１及び電圧制御発振回路
２−６は制御電圧に応じた発振周波数を出力する。この
ため、ＡＦＣ部３においては、制御電圧に対する発振周
波数を基準発振回路２−１及び電圧制御発振回路２−６
とで各々合わせる必要がありスケール変換機能が必要と
なる。
２−６は制御電圧に応じた発振周波数を出力する。この
ため、ＡＦＣ部３においては、制御電圧に対する発振周
波数を基準発振回路２−１及び電圧制御発振回路２−６
とで各々合わせる必要がありスケール変換機能が必要と
なる。
【００１７】デジタルＡＦＣ回路３−１は、ビット当り
の電圧を出力する。この出力信号に係数設定回路３−２
に設定された係数を乗算器３−３で乗算し、オフセット
設定回路３−４に設定された値を加算器３−５で加算し
スケール変換を行なう。さらにＤ／Ａ変換器３−６でＤ
／Ａ変換し、スイッチ４を介して基準発振回路２−１及
び電圧制御発振回路２−６へ入力する。オフセットを加
算するのは受信の初期状態に基準発振回路２−１に対し
て、初期電圧を加えて発振周波数を得るためである。
の電圧を出力する。この出力信号に係数設定回路３−２
に設定された係数を乗算器３−３で乗算し、オフセット
設定回路３−４に設定された値を加算器３−５で加算し
スケール変換を行なう。さらにＤ／Ａ変換器３−６でＤ
／Ａ変換し、スイッチ４を介して基準発振回路２−１及
び電圧制御発振回路２−６へ入力する。オフセットを加
算するのは受信の初期状態に基準発振回路２−１に対し
て、初期電圧を加えて発振周波数を得るためである。
【００１８】ＡＦＣ部３は受信開始時に、スイッチ４を
介して基準発振回路２−１を制御している。一定時間経
過後（フェーズロックループシンセサイザ部２がロック
し受信が安定した後）、信号ｓ2によりスイッチ２−３
をオフし、フェーズロックループシンセサイザ部２のル
ープを開くと共に、スイッチ４をｔ3側に切替え、加算
器２−５を介して電圧制御発振回路２−６を制御する。
即ち、ボルテージポテンシャルシンセサイザとして局部
発振周波数を安定化させる。この時、フェーズロックル
ープシンセサイザ部２の第１セクション２ａ（基準発振
回路２−１、位相比較回路２−２及び分周回路２−７）
の電源はスイッチ５により遮断される。
介して基準発振回路２−１を制御している。一定時間経
過後（フェーズロックループシンセサイザ部２がロック
し受信が安定した後）、信号ｓ2によりスイッチ２−３
をオフし、フェーズロックループシンセサイザ部２のル
ープを開くと共に、スイッチ４をｔ3側に切替え、加算
器２−５を介して電圧制御発振回路２−６を制御する。
即ち、ボルテージポテンシャルシンセサイザとして局部
発振周波数を安定化させる。この時、フェーズロックル
ープシンセサイザ部２の第１セクション２ａ（基準発振
回路２−１、位相比較回路２−２及び分周回路２−７）
の電源はスイッチ５により遮断される。
【００１９】上述したように本発明の実施の形態例によ
れば本発明のシンセサイザ方式局部発振回路はＡＦＣ部
３を設け、受信確立後はＡＦＣ部３によるボルテージポ
テンシャルシンセサイザで制御するので、フェーズロッ
クループシンセサイザ部２の基準発振回路２−１、位相
比較回路２−２及び分周回路２−７の電源を遮断するこ
とによる経過時間に伴う局部発振周波数の変化、及び温
度変化に対しても周波数が補正され安定した受信をする
ことができる。
れば本発明のシンセサイザ方式局部発振回路はＡＦＣ部
３を設け、受信確立後はＡＦＣ部３によるボルテージポ
テンシャルシンセサイザで制御するので、フェーズロッ
クループシンセサイザ部２の基準発振回路２−１、位相
比較回路２−２及び分周回路２−７の電源を遮断するこ
とによる経過時間に伴う局部発振周波数の変化、及び温
度変化に対しても周波数が補正され安定した受信をする
ことができる。
【００２０】なお、消費電流はフェーズロックループシ
ンセサイザ部２の基準発振回路２−１、位相比較回路２
−２及び分周回路２−７の電源が遮断されるので従来例
と同様に削減される。
ンセサイザ部２の基準発振回路２−１、位相比較回路２
−２及び分周回路２−７の電源が遮断されるので従来例
と同様に削減される。
【００２１】
【発明の効果】以上説明したように本発明によれば、受
信部からの復調回路の出力信号を前記ＡＦＣ部に入力
し、受信開始時は該ＡＦＣ部の出力信号で前記フェーズ
ロックループシンセサイザ部の基準発振回路を制御して
局部発振周波数を制御して受信信号を受信し、受信確立
後は該フェーズロックループシンセサイザ部の基準発振
回路、位相比較回路、及び分周回路の電源を遮断すると
共に、ＡＦＣ部の出力信号を電圧制御発振回路へ入力し
て局部発振周波数を制御するので、下記のような優れた
効果が期待される。
信部からの復調回路の出力信号を前記ＡＦＣ部に入力
し、受信開始時は該ＡＦＣ部の出力信号で前記フェーズ
ロックループシンセサイザ部の基準発振回路を制御して
局部発振周波数を制御して受信信号を受信し、受信確立
後は該フェーズロックループシンセサイザ部の基準発振
回路、位相比較回路、及び分周回路の電源を遮断すると
共に、ＡＦＣ部の出力信号を電圧制御発振回路へ入力し
て局部発振周波数を制御するので、下記のような優れた
効果が期待される。
【００２２】フェーズロックループシンセサイザのルー
プを開くことによる経過時間に伴う局部発振周波数の変
化、及び温度変化に対しても周波数が補正され安定した
受信をすることができる。なお、消費電流はフェーズロ
ックループシンセサイザ回路の基準発振回路、位相比較
回路及び分周回路の電源が遮断されるので従来例と同様
に削減される。
プを開くことによる経過時間に伴う局部発振周波数の変
化、及び温度変化に対しても周波数が補正され安定した
受信をすることができる。なお、消費電流はフェーズロ
ックループシンセサイザ回路の基準発振回路、位相比較
回路及び分周回路の電源が遮断されるので従来例と同様
に削減される。
【図１】本発明のシンセサイザ方式局部発振回路の構成
例を示す図である。
例を示す図である。
【図２】従来のシンセサイザ方式局部発振回路の構成例
を示す図である。
を示す図である。
１ 受信部 １−１ 受信高周波回路 １−２ 混合回路 １−３ 中間周波回路 １−４ 復調回路 ２ フェーズロックループシンセサイザ部 ２−１ 基準発振回路（ＴＣＸＯ） ２−２ 位相比較回路 ２−３ スイッチ ２−４ ローパスフィルタ ２−５ 加算器 ２−６ 電圧制御発振回路 ２−７ 分周回路 ３ ＡＦＣ部 ３−１ デジタルＡＦＣ回路 ３−２ 係数設定回路 ３−３ 乗算器 ３−４ オフセット設定回路 ３−５ 加算器 ３−６ Ｄ／Ａ変換器 ４ スイッチ ５ スイッチ
Claims (1)
- 【請求項１】 受信部と、基準発振回路、位相比較回
路、ローパスフィルタ、電圧制御発振回路及び分周回路
からなるフェーズロックループシンセサイザ部を具備
し、該フェーズロックループシンセサイザ部で局部発振
周波数を発生する構成のシンセサイザ方式局部発振回路
において、 スケール変換機能付のＡＦＣ部を設け、 前記受信部からの復調回路の出力信号を前記ＡＦＣ部に
入力し、受信開始時は該ＡＦＣ部の出力信号で前記フェ
ーズロックループシンセサイザ部の基準発振回路を制御
して局部発振周波数を制御して受信信号を受信し、受信
確立後は該フェーズロックループシンセサイザ部の基準
発振回路、位相比較回路、及び分周回路の電源を遮断す
ると共に、前記ＡＦＣ部の出力信号を前記電圧制御発振
回路へ入力して前記局部発振周波数を制御することを特
徴とするシンセサイザ方式局部発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10329434A JP2000156650A (ja) | 1998-11-19 | 1998-11-19 | シンセサイザ方式局部発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10329434A JP2000156650A (ja) | 1998-11-19 | 1998-11-19 | シンセサイザ方式局部発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156650A true JP2000156650A (ja) | 2000-06-06 |
Family
ID=18221340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10329434A Pending JP2000156650A (ja) | 1998-11-19 | 1998-11-19 | シンセサイザ方式局部発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000156650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011515962A (ja) * | 2008-03-21 | 2011-05-19 | スカイワークス ソリューションズ インコーポレイテッド | 無線受信機をチューニングするためのシステムと手段 |
-
1998
- 1998-11-19 JP JP10329434A patent/JP2000156650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011515962A (ja) * | 2008-03-21 | 2011-05-19 | スカイワークス ソリューションズ インコーポレイテッド | 無線受信機をチューニングするためのシステムと手段 |
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