JPH04138722A - Ｐｌｌ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の基準周波数からＰＬＬ回路で所望の周
波数を選択し、周波数混合器で混合して周波数を出力す
るＰＬＬ集積回路装置に関する。

〔従来の技術〕

従来、一方のＰＬＬ回路の出力信号の周波数が他のＰＬ
Ｌ回路の帰還回路に混入することにより、混入されたＰ
ＬＬ回路の出力信号の周波数の近傍にスプリアスを生じ
させるという問題があった。

そのため、それぞれの信号の周波数を取り扱う回路部分
の相互干渉ができるだけ小さくなるように回路を遮蔽す
るというような手段をとって、複数のＰＬＬ回路の出力
が相互に混入しないように、回路に十分なアイソレーシ
ョンを施し、また機構上はシールドを設ける等を行なっ
ていた。

また、発生したスプリアス自体をフィルタ等を〔発明が
解決しようとする課題〕 この発明は、例えば、近年ますます小型化が求められて
いる受信機の局部発振器などに使用される周波数シンセ
サイザを集積回路で実現することを意図したものである
。

この場合、ＰＬＬ回路を用いて周波数を合成したときに
、合成される周波数に生じるスプリアスにより目的の周
波数以外の周波数が受信されることを防がな−ければな
らない。

スプリアスの発生メカニズムを以下、簡単に説明する。

一方のＰＬＬ回路の出力信号の周波数からΔｆだけ離れ
た他方のＰＬＬ回路の出力信号が前者のＰＬＬ回路の出
力に重畳すると、出力信号の位相が１／Δｆの周期でゆ
らぐ。前者のＰＬＬ回路の基準信号周波数をｆＲｌとす
ると、帰還回路に分周器を使用したＰＬＬ回路または位
相比較器にデジタル形（例モトローラＭ　Ｃ４０４４）
を使用したＰＬＬ回路では、ＰＬＬ回路の位相変動を１
／ｆＲの周期でサンプリングすることになるので、位相
比較器の出力には１Δｆ−ｎｆＲｌ（ｎは整数）の周波
数の信号が発生する。

Δｆ−ｎｆＲＩの周波数の信号が電圧制御発振器（以下
、ＶＣＯという）の周波数制御入力に加わると、ｖＣＯ
が左記の信号で周波数変調され、ＶＣＯの出力に１Δｆ
−ｎｆＲｌの周波数のサイドバンドが現れる。

例えば、二つのＰＬＬ回路で構成されるシンセサイザに
おいて、第１のＰＬＬ回路の基準周波数ｆＲ１が１６）
Ｔ［Ｚ　、第２（７）ＰＬＬ回路の基準周波数ｆＲ２が
５０Ｈ２とする。ｌ−ｕ　？’、第１（７）ＰＬＬ回路
の出力は１６ＫＨｚの整数倍で変化し、第２のＰＬＬ回
路の出力は５０ＫＩＩＺの整数倍で変化する。第１０Ｐ
ＬＬ回路の出力信号が第２のＰＬＬ回路の出力に重畳す
る場合、例えば、第１のＰＬＬ回路の出力信号の周波数
１６，０４６ＫＩ（Ｚ　、第２（７）ＰＬＬ回路の出力
信号の周波数が２５．０００Ｋ［（Ｚであるとすると、
Δｆ　＝８．９５２．１Δｆ−ｎｆＲ２１は２Ｋ）［ｚ
（ｎ　＝１７９）となる、第２のＰＬＬ回路の応答周波
数が１０ＸＨ２とすると、２にＨ２の信号は第２のＰＬ
Ｌ、回路により減衰されないため、第２０ＰＬＬ回路の
出力信号周波数にサイドバンドが発生する。これは、二
つのＰＬＬ回路の出力信号の周波数を大きく離して設定
しても、第２のＰＬＬ回路の出力信号の周波数の近傍に
スプリアスが発生するとを意味する。また、二つのＰＬ
Ｌ回路の出力周波数が変化すると、第２のＰＬＬ回路の
位相比較器の出力には２ＫＨ２の整数倍の周波数のいず
れか一つが発生する０発生する信号の周波数が２ＫＨ２
の何倍になるかは２つのＰＬＬ回路の出力周波数の組み
合わせによって変化する。このようなスプリアスに対し
てはシールドを設けて、実用上は妨げとならないレベル
まで低減して使用してきた。しかし、小型化が要求され
る集積回路、たとえば、半導体チップにシールドを設け
ることは事実上不可能であるから、シールドに依存して
スプリアスを小さくすることはできない。シールドに依
存せずスプリアスを小さくする手段が求められる。

また、基準周波数を変動させ、その基準周波数の組合せ
によって信号を発生させるシンセサイザでは、この近傍
に生じるスプリアスは周波数の変動によって変化するこ
とを意味する。このようなスプリアスは、ノンチフィル
タ等周波数が固定されているフィルタによっては除去す
ることはできないことを意味する。

〔課題を解決するための手段〕

以上の課題を解決するため、本発明では、少なくとも二
つのＰＬＬ回路を含むＰＬＬ集積回路装置を同一基板上
に形成する。

そして、第１のＰＬＬ回路の基準周波数と第２のＰＬＬ
回路の基準周波数とを整除した値の最大値ｆＮと、第１
及び第２０ＰＬＬ回路の最大応答周波数ｆＡ、ｆＢとが
ｆＮ＞ｆＡ、ｆＮ＞ｆＢで〔作用〕 本発明では、二つの基準周波数の関係を、第１のＰＬＬ
回路の基準周波数と第２のＰＬＬ回路の基準周波数とを
整除した値の最大値であるｆＮと、第１及び第２０ＰＬ
Ｌ回路の最大応答周波数であるｆＡ、ｆＢのそれぞれが
ｆＮ＞　ｆＡ、ｆＮ＞　ｆ〔実施例］ 本発明の実施例を以下、第１図を用いて説明する。

本発明の実施例の装置は、ＰＬＬ回路を構成する位相比
較器ｌとＶＣＯ２と分周器３とからなり、このＰＬＬ回
路を二つ以上有する。そしてＰＬＬ回路の出力を加算ま
たは減算する混合器からなる。

以下、二つのＰＬＬ回路を用いた場合を説明する。

位相比較器１は、ＶＣＯ２の発振周波数を基準発振の周
波数に同期をかけるため、位相比較器１が必要となる。

この位相比較器１は基準発振信号とＶＣＯ２の位相を比
較し、これら２つの信号の位相差に応じた誤差パルスを
発生させる。

ＶＣＯ２は制御電圧によって、発振周波数が変化する発
振器である。

分周器３はＶＣＯ２の発振周波数を単純に整数分の−に
分周する。この分周比を変えることによって基準周波数
の一定間隔の周波数変化が可能となる。

次に、この回路の動作を説明する。

このループＡは以上の１から３の構成要素によって成り
立つ、すなわち、ＶＣＯ２の分周された発振周波数と基
準周波数が位相比較器１に入力される。二つの信号の位
相差の分の誤差がパルスとしてチャージポンプ、及びル
ープフィルタに入力され、直流電圧に変換される。ＶＣ
Ｏ２はこの電圧によって出力信号の周波数が変化する。

ループ全体が負帰還制御のため、ＶＣＯ２は基準周波数
に同期した周波数で発振する。

ループＢもループＡと同様の構成を有し位相比較器５、
■Ｃ０６、分周器７を持ち、同様の動作を行う。

混合器４はループＡ、ループＢの周波数を加算する働き
をする。すなわち、ループＡの信号がループＢに飛び込
むことによってＶＣＯ６の出力の位相は揺らぐ。

そこで、この二つの基準周波数を整除できる最大の周波
数の応答周波数に比して十分大きく（この場合、最大周
波数１６にＨｚ　、ループの応答周波数ＩＫＨｚ　）す
れば、位相比較器５の出力に発生する信号の周波数は１
６ＫＨ２となる。応答周波数がＩ　ＫＨｚのため、１６
Ｋ）１２の信号に対してループＢは反応しないので、使
用に差支えない程度に減衰できる。

〔発明の効果〕

この装置では、複数の基準周波数を応答周波数に比して
、十分に高い周波数帯域で整除できる周波数にとること
により、近傍にスプリアスが発生しない。

その結果、回路のアイソレーションや機構上のシールド
等が不要となる。

また、この基準周波数相互の関係を利用したＰＬＬ回路
を同一基板上に設けたので、基板におけるスペースの節
約ができることや、その機能自体を一つの単位として着
脱自在という利点がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示した図である。 特許出願人　　　　アンリツ株式会社 代理人　　弁理士　　小　池　龍太部 第 図

Claims (1)

1. 【特許請求の範囲】 少なくとも二つのＰＬＬ回路を含むＰＬＬ集積回路装置
   において、 第１及び第２のＰＬＬが同一基板上に形成され、第１の
   ＰＬＬ回路の基準周波数と第２のＰＬＬ回路の基準周波
   数を整除する値の最大値ｆＮと、第１及び第２のＰＬＬ
   回路の最大応答周波数ｆＡ、ｆＢとがｆＮ＞ｆＡ、ｆＮ
   ＞ｆＢであることを特徴とするＰＬＬ集積回路装置。