JPS6216617A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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JPS6216617A
JPS6216617A JP60156489A JP15648985A JPS6216617A JP S6216617 A JPS6216617 A JP S6216617A JP 60156489 A JP60156489 A JP 60156489A JP 15648985 A JP15648985 A JP 15648985A JP S6216617 A JPS6216617 A JP S6216617A
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frequency
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孝 松浦
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分封Ｊ 本発明は、間欠動作によって電ＴＭ消費を！ｉ′］滅す
る低消費′電力周波数シンセサイザの回路方式に関する
。
〔従来の技術〕
従来より多チヤンネル切替を行う無線送受信装置の局部
発振源として、位相同期回路（以ＦｒＰＬＬ回路」とい
う）を用いた周波数シンセサイザがよく使用されている
。この桶の周波数シンセサイザは、周波数シンセサイザ
を構成する’ｔＨ１Ｅ制御坤発振器（ＶＣ□）、可変分
周器、固定分周器１位相比較器、ループフィルタ回路な
どに冨特電源が電力ｌＩされているため、各部が電力を
消費し、携帯無線機など、低消費電力が要求される機器
にはその電力消費が問題となる。従来、低電力化の一千
法として５周波数シンセサイザの電諒を（ＪＮ。
０１７’　Ｆさせ％ＰＬＬ１路を間欠的に動作きせる所
鯖パ、テリーセービング方式が適用されている。
Ｍ２図はＰＬＬ回路奪間欠的に動作させた場合の従来例
で、まずこれについて説明する０−η（されているシン
セサイザは、ＶＣＯ６の出力を可変分周器７によシ分周
した出力と、基準発振器１の出力を固定分周器２により
分局した出力との位相を位相検出器３により検出し、検
出した誤差電圧をループフィルター５を通してＶＣＯ６
の制御入力に与えられるようにしたＰ　Ｌ　Ｌ回路を含
んでいる０また、このシンセサイザは、上記位相検出器
３と上記ループフィルター５との間に゛配置１されたＰ
ＬＬ回路を開閉することのできるスイッチｌＯとこのス
イッチＩＯＫ連動し、上ｆｉｆｉ　Ｖ　Ｃ０６と基準発
振器ｌを除く他のＰＬＬ構成素子の電源を開閉するスイ
ッチ１１を備えている。
このような構成において、間欠動作の説明を行う０制御
信号端子１２からの制御信号”ｌ”Ｋよりアナログスイ
ッチｌＯ及び電源スィッチ１１が１’−０ＮＪＫあると
する０この時は、ＰＬＬが同期状態を継続する０次に、
制御信号＠ＩＯ”によりアナログスイッチｌＯ及び電源
スイッチ１１が１ＯＦ　Ｆ、Ｊ状態に制・卿されると、
この時ＰＬＬは開ループとなり、ループフィルター５に
充電された同期状態時の出力雪圧は保持され、これがほ
ぼ一定電圧でＶＣＯ６の可変周波数制御素子に供給され
る。
ループフィルター５の出力は比較的大容量のコンデンサ
が接続されており、又ＶＣＯ６の入力に゛は逆バイアス
の施されたバラクタ−ダイオードが挿入されているので
、入力インピーダンスは極めて高い。従って、ＰＬＬの
ループが開かれても、ＶＣＯ６Ｏ人力に与えられる一１
１ｍ１電圧はしばらくの間は、はぼ一定の値に保持され
る０しかし、実際にはループフィルター５に用いられる
コンデンサの自己放電及びリーク電流等により、時間と
ともに除々に電圧は世下し、ＶＣＯ６の発掘周波数はこ
れに従うて除々に低下していくｏζこで、制御信号１１
”により適当な時間間隔により、アナログスイッチｌＯ
及び電源スィッチ１１を再び［ＯＮＪ伏態状態、ＰＬＬ
閉ループとして同期引き込みを行う０この動作をくシ返
すことによシ周波数シンセサイザの低消費電力化を計る
ことができる０ 〔発明が解決しようとする問題点〕 しかしながら従来の間欠ＰＬＬ１路では、次のような問
題があった０以下その問題について説明する。
従来の分周回路では、開ループから閉ループ時、即ち分
周器の電源をｏ　ｉ；’　ｐからＯＮにした瞬間、同定
分周器２及び可変分周器７の出力の初期位相がメもに同
位相であるといち保証がないｏ’＊りて、その初期位相
差が太きｈ場合には１位相検出器３″め出力から大きな
位相−差電圧が発生し、ＶＣＯ６の一波数を大きく変動
させるとともに、ループ引き込み時間が長くなるという
欠点がある０勿論。
ＶＣＯａの開ループ時の周波数安定度（ＶＣＯのフリー
ラン安定度）が患けれ゛ｉ、同様の現象が起るが、仮に
、ｖｃｏｓの周波数安定度を向上させたとしても１位゛
相比較器入力での位相差はｖＣＯ出力でＮｖ倍（Ｎｖ：
可変分局数）される故”、Ｎｖが大きくなればなるほど
１両分周器間の初期位相差が及ぼす影響が支配的となる
０ 第３図は、従来の間欠ＰＬＬ回路を動作させた場合の■
ＣＯ出力周波数変動及びループ引き込み特性を示したも
のである０第３図に於て、両分周器の初期位相差は一一
投入毎に異なり、０〜２′１Ｆ：。
□の値を：ランダムに堰るものと考えられる０従って、
初期位相差が大きい場合には、ＶＣＯ周波数は瞬時的−
大きく変動し、更に引き込み時間も長く要することが分
る。
〔藺題点を解決するための手段〕
本楯明は以上の欠点に鑑みなされたもので、間欠動作時
に周波数変動が少なく、引き込み時間の□短い、間欠動
作Ｐ’　Ｌ　Ｌ回路を提供することにある。
本発明＆讐−従来の間欠ＰＬＬ回路において、少なくと
も固１定″分周器゛２及び可変分周器７には常時電源を
印加しておき、上記両分周器の入力側に、制御信号１２
によシ閉ループ時にＯＮ（導通）。
開ル」プ時に０ＦＦ（非導通）となるクロックゲート回
路をそれぞれ配置し、更に開ループ時に低電力化を達成
するため、少なくとも両分周器を無人力時にほとんど電
力消費のない０ＭＯ８等の回路素子により構成して、従
来の欠点を除去するようにしたものである。
〔実施例〕
第１図は本発明による間欠ＰＬＬ回路で、以下図面を参
照して説明する。
第１図に於て、クロックゲート２０．２１は、本発明の
％微的な構成要素であり１例えば制御信号が″ｌ＃でＯ
Ｎ（導通）シ、分周器の入力にクロックが供給され、＠
０”で０ＦＦ（非導通）し、クロック入力を遮断し、し
かも分周器入力論理レベルを１０”とする機能を有する
ものである。このような回路は、例えば２人力ＮＯＲ回
路等により簡単に構成できる。この場合、少なくとも固
定分周器２及び可変分周器７には常時電源を印加してお
く。
今、制御信号がｌ″の時はクロックゲート２０．２１及
びＳＷＩ　ＯがＯＮし、ＰＬＬは閉ループとして動作す
る。次に、制御信号が′０″′のａｉＨｊ８Ｗｌ（Ｎｔ
ＯＦＦとなり、ＶＣＯ６はルーフ’フィルター５により
チャージされた電ＥＥＫよりフリーランとなり、開ルー
プ動作となる。−刀クロックゲート２０．２１は０ＦＦ
（非導通）となり、両分周器の入力は遮断されるが、こ
の時両分陶器には常時電源が印加されている故、分周器
を構成している各７リツプフロツグ（ＦＰ：　　Ｆｌｉ
ｐ　−Ｆｌｏｐ　）には、入力クロ、りを遮断する寸前
の論理値がそのまま保持されている。
次に、制御信号が＠１”になるとゲート２０゜２１がＯ
Ｎ（導通）シ１両分周器入力にクロックが供給され、分
周器は前の開ループ時に保持された状態からカウントを
開始し、第４図ｆａ）、　ｆｂ）、　ｆｃｌに示すよう
に、はぼ同位相の出力波形を侍ることができる０尚、第
４図において、両分周器の立下がり（位相検出器は立暫
動作とする）とほぼ同時にクロック入力）２０．２１が
動作した時は。
図（ｂｌ又は図（Ｃ）のようになる場合があるが、閉ル
ープ２の動作を開始して最初の一周期分だけは位相が合
わないが、２周期目からは同位相で出力される故、実際
上はとんど問題とならない。
本発明において非常に重要な点は、少なくとも固定分周
器２及び可変分周器７を含むＰ　Ｌ　ＬＮ路をＣＭＯＳ
回路構成とすることにある。すなわち、ＣＭＯＳ回路構
成は常時ＰＬＬ回路に電源が印加されていても、開ルー
ズ時に両分周器のクロ、り入力を断とすることにより、
極めて少ない電流（リーク電流）しか流れず、これによ
り電源を断とした場合とほぼ同等のバッテリーセービン
グ効果を持たせるととができる。
第５図は本発明による他の実施例を示すブロック図で、
第１図において、ＶＣＯ６とクロ、クゲ−）２１の間に
グリスケーラまたはミクサ等を用いて可変分周器７の入
力周波数をその動作周波数領域まで低下させて、使用し
た場合である。プリスケーラまだはミクサのｖＬ諒を開
ループ動作とし、バッテリーセービング効果をねらった
ものである。
この場合、可変分周器入力クロ、り周波数と固定分周器
入力クロ、り周波数のうち低い力のクロ。
りの最大ｌクロ、り分が両分尚器出力の？７７期位相差
として生じるが、分周器の人力周波数をある程度高くす
ることで、実際上問題とならない。
向、第１図、第２図に＆いて、ν′Ｃ０６及び基準発振
器ｌは常時電源が印加ぎれている構成として説明したが
、電源の立上槍４性等に対して、システム上許容される
範囲で、第５図のように開ループ時に電源を断とするこ
とも可能である。
〔発明の効果〕
以上説明したように本発明によれば、極めて簡単な回路
構成により、翔ルーグから閉ルーズ動作時にｖＣＯ周波
数及び位相が定常状態に安定する１での時間を短縮でき
、しかも開ループ時に低電力化できる間欠ＰＬＬ周波数
シンセサイザを提供できる。
【図面の簡単な説明】
第１図は本発明による実施例を示すプロ、り図、第２図
は従来のＰＬＬ周波数７ンセサイザのブｐ、り図、第３
図は第２図に示した従来回路の動作説明図、第４図は第
１図に示した本発明によるシーｌ〇− ンセプイ１°の動作説明図、鉋５図は本発明による他の
実施例を示すブロック図。

Claims (1)

  1. 【特許請求の範囲】 １、電圧制御発振器と、可変分周器と、位相比較器と、
    ループフィルターと、固定分周器と、基準発振器とから
    成り、位相同期ループを含むＰＬＬ周波数シンセサイザ
    において、前記位相検出器３と前記ループフィルター５
    との間に配置され、前記位相同期ループを開閉すること
    のできるスイッチと、前記電圧制御発振器と前記可変分
    周器との間に配置された第１のクロックゲートと、前記
    基準発振器と前記固定分周器との間に配置された第２の
    クロックゲートとを備えたことを特徴とするＰＬＬ周波
    数シンセサイザ。 ２、少なくとも前記可変分周器及び前記固定分周器をＣ
    ＭＯＳ回路構成としたことを特徴とする特許請求範囲第
    １項記載のＰＬＬ周波数シンセサイザ。
JP60156489A 1985-07-15 1985-07-15 Ｐｌｌ周波数シンセサイザ Granted JPS6216617A (ja)

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EP86305289A EP0209321B1 (en) 1985-07-15 1986-07-09 Phase-locked loop frequency synthesizer
DE8686305289T DE3684730D1 (de) 1985-07-15 1986-07-09 Frequenzsynthesierer mit einer phasenregelschleife.
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KR8605657A KR900001819B1 (en) 1985-07-15 1986-07-14 Pll frequwncy synthesizer
CA000513671A CA1270531A (en) 1985-07-15 1986-07-14 Phase-locked loop frequency synthesizer

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