JPS6055729A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
- Publication number
- JPS6055729A JPS6055729A JP58163945A JP16394583A JPS6055729A JP S6055729 A JPS6055729 A JP S6055729A JP 58163945 A JP58163945 A JP 58163945A JP 16394583 A JP16394583 A JP 16394583A JP S6055729 A JPS6055729 A JP S6055729A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pll device
- switch
- power
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バツテリセイビング時に使用されるＰＬＬ装
置に関する。
置に関する。
従来、ＰＬＬ装置において消費電流を少なくするための
パッテリセイビング方法は、単にＰＬＬ装置の電源スィ
ッチを制御することのみによって行っていた。このよう
な方法では、ＰＬＬ装置の電圧制御形発振器に音声によ
って変調をかける場合にｕ、ＰＬＬループのカットオフ
を音声の下限周波数より十分低い周波数に設定する必要
があるため、応答時間がきわめて遅いという欠点があっ
た。
パッテリセイビング方法は、単にＰＬＬ装置の電源スィ
ッチを制御することのみによって行っていた。このよう
な方法では、ＰＬＬ装置の電圧制御形発振器に音声によ
って変調をかける場合にｕ、ＰＬＬループのカットオフ
を音声の下限周波数より十分低い周波数に設定する必要
があるため、応答時間がきわめて遅いという欠点があっ
た。
本発明の目的は、ループフィルタと位相比較器との間に
アナログスイッチを設け、電圧制御形発振器に電源を投
入してから一定時間の後に上記アナログスイッチを動作
させるように構成することにより上記欠点を除去し、応
答時間の速いＰＬＬ装置を提供することにある。
アナログスイッチを設け、電圧制御形発振器に電源を投
入してから一定時間の後に上記アナログスイッチを動作
させるように構成することにより上記欠点を除去し、応
答時間の速いＰＬＬ装置を提供することにある。
本発明によるＰＬＬ装置は電圧制御形発振器と。
ループフィルタと１位相比較器と、基準発振器と。
分周器とのはかにアナログスイッチと、タイミング回路
と、電源スィッチとを具備したものである。
と、電源スィッチとを具備したものである。
上記において、アナログスイッチは位相比較器と、ルー
プフィルタとの間に設けてあシ、ループフィルタの電荷
を保持するためのものである。りイミング回路は、′電
圧制御形見振器に電源を投入してから一定の時間の後に
アナログスイッチを閉じさせるためのものでるる。電源
スィッチは、タイミング回路をスタートさせる時に電源
を制御してバツテリセイビングを実行するためのもので
ある。
プフィルタとの間に設けてあシ、ループフィルタの電荷
を保持するためのものである。りイミング回路は、′電
圧制御形見振器に電源を投入してから一定の時間の後に
アナログスイッチを閉じさせるためのものでるる。電源
スィッチは、タイミング回路をスタートさせる時に電源
を制御してバツテリセイビングを実行するためのもので
ある。
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるＰＬＬ装置の一実施例を示すブ
ロック図である。第１図において、１は基準発振器、２
は位相比較器、６はアナログスイッチ、４はループフィ
ルタ、５は分周器、６は電圧制御形見振器、７は電源ス
ィッチ、８はタイミング回路である。ループフィルタ４
はコンデンサ４１と、抵抗器４２とを備えたものである
。
ロック図である。第１図において、１は基準発振器、２
は位相比較器、６はアナログスイッチ、４はループフィ
ルタ、５は分周器、６は電圧制御形見振器、７は電源ス
ィッチ、８はタイミング回路である。ループフィルタ４
はコンデンサ４１と、抵抗器４２とを備えたものである
。
第１図においては、位相比較器２とループフィルタ４と
の間には、アナログスイッチ６を設けである。端子９は
本発明によるＰＬＬ装置の全体に電源を供給するだめの
電源供給端子であシ、電源スィッチ７によりＰＬＬ装置
に供給する電源な制御させている。電源制御端子１０か
らバツテリセイビングのための断続信号が入力され、こ
の断続信号によシミ源スイッチ７が制御される。電源制
御端子１０より加えられる断続信号は、電源スィッチ７
の＃丘かにタイミング回路８にも加えられる。
の間には、アナログスイッチ６を設けである。端子９は
本発明によるＰＬＬ装置の全体に電源を供給するだめの
電源供給端子であシ、電源スィッチ７によりＰＬＬ装置
に供給する電源な制御させている。電源制御端子１０か
らバツテリセイビングのための断続信号が入力され、こ
の断続信号によシミ源スイッチ７が制御される。電源制
御端子１０より加えられる断続信号は、電源スィッチ７
の＃丘かにタイミング回路８にも加えられる。
端子１１は電圧制御形見振器６の出力信号端子である。
次に第２図を参照して第１図の動作を説明する。
第２図は、第１図のＰＬＬ装置がバッテリ七イピングを
行っている時の入出力波形を示す図である。
行っている時の入出力波形を示す図である。
第２図において、（Ａ）、（Ｂ）はそれぞれ第１図にお
ける（Ａ）、（Ｂ）によって示す信号線上の信号波形で
ある。本発明によるＰ ］、 Ｌ装置を使用した他の装
置では、初期状態として上記他の装置に電源が供給され
、ＰＴ、、Ｌループが安定に動作した後にバツテリセイ
ビングが開始されるものとする。
ける（Ａ）、（Ｂ）によって示す信号線上の信号波形で
ある。本発明によるＰ ］、 Ｌ装置を使用した他の装
置では、初期状態として上記他の装置に電源が供給され
、ＰＴ、、Ｌループが安定に動作した後にバツテリセイ
ビングが開始されるものとする。
第２図において、（Ａ）に示す断続信号波形が端子１０
に入力され、第２図（Ａ）に示す波形のＨレベルにおい
て電源スィッチ７が閉じてＰＬＬ装置の各部に電源が供
給される。他方、タイミング回路８の出−力は第２図（
Ｂ）に示すような波形に整形され、第２図（Ｂ）の波形
に示すようにｔｂ待時間け遅れてＨレベルになる。アナ
ログスイッチ６は上記（Ｂ）の波形に同期して断続し、
上記（Ｂ）の波形に示すＨレベルの時点で位相比較器２
とループフィルタ４とを接続するものである。
に入力され、第２図（Ａ）に示す波形のＨレベルにおい
て電源スィッチ７が閉じてＰＬＬ装置の各部に電源が供
給される。他方、タイミング回路８の出−力は第２図（
Ｂ）に示すような波形に整形され、第２図（Ｂ）の波形
に示すようにｔｂ待時間け遅れてＨレベルになる。アナ
ログスイッチ６は上記（Ｂ）の波形に同期して断続し、
上記（Ｂ）の波形に示すＨレベルの時点で位相比較器２
とループフィルタ４とを接続するものである。
既に説明したように、ループフィルタ４は一般にコンデ
ンサ４１と抵効器とから構成しであるため、アナログス
イッチ６が接触状態から切断状態になると上記コンデン
サ４１に蓄えられた電荷は短時間では放電されずに保持
されている。以上により第２図（Ａ）の波形がＨレベル
の場合に電圧制御形見振器６が発振を開始する。一般に
、発振が安定になるまで一定の時間、例えば約１０ｍ５
が必要であるため、一定時間ｔａの後にアナログスイッ
チ３を接触状態にし、位相比較器２とループフィルタ４
とを接続すれば、一般に過渡状態が存在する。しかし、
位相比較器２の出力レベルとループフィルタ４に保持さ
れている電圧（電荷量）とがほぼ等しいため、ループの
過渡的な応答が軽減され、結果的には立上がシ特性と応
答特性との良好なバツテリセイビング用のＰＬＬ装置が
構成される。
ンサ４１と抵効器とから構成しであるため、アナログス
イッチ６が接触状態から切断状態になると上記コンデン
サ４１に蓄えられた電荷は短時間では放電されずに保持
されている。以上により第２図（Ａ）の波形がＨレベル
の場合に電圧制御形見振器６が発振を開始する。一般に
、発振が安定になるまで一定の時間、例えば約１０ｍ５
が必要であるため、一定時間ｔａの後にアナログスイッ
チ３を接触状態にし、位相比較器２とループフィルタ４
とを接続すれば、一般に過渡状態が存在する。しかし、
位相比較器２の出力レベルとループフィルタ４に保持さ
れている電圧（電荷量）とがほぼ等しいため、ループの
過渡的な応答が軽減され、結果的には立上がシ特性と応
答特性との良好なバツテリセイビング用のＰＬＬ装置が
構成される。
本発明は以上説明したように、アナログスイッチを備え
て位相比較器の出力レベルとループフィルタの出力レベ
ルとをはぼ等しいレベルに保持することによυ、バッテ
リセイビング時に高速応答性を有することができるので
、本発明によるＰＬＬ装置を使用して安定な装置を構成
できるという効果がある。
て位相比較器の出力レベルとループフィルタの出力レベ
ルとをはぼ等しいレベルに保持することによυ、バッテ
リセイビング時に高速応答性を有することができるので
、本発明によるＰＬＬ装置を使用して安定な装置を構成
できるという効果がある。
第１図は、本発明によるＰＬＬ装置のブロック構成を示
す図である。 第２図は、第１図に示すＰＬＬ装置の各チェック点にお
けるタイミングを示す図であシ、バンテリセイビング時
におけるタイミングチャートである。 １・・・基準発振器 ２・・・位相比較器 ６・Φ・アナログスイッチ ４・・−ループフィルタ ５・・・分周器 ６拳・・電圧制御形見振器 ７争ｅ・電源スィッチ ４１・・・コンデンサ ４２・・・抵抗器 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
す図である。 第２図は、第１図に示すＰＬＬ装置の各チェック点にお
けるタイミングを示す図であシ、バンテリセイビング時
におけるタイミングチャートである。 １・・・基準発振器 ２・・・位相比較器 ６・Φ・アナログスイッチ ４・・−ループフィルタ ５・・・分周器 ６拳・・電圧制御形見振器 ７争ｅ・電源スィッチ ４１・・・コンデンサ ４２・・・抵抗器 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 電圧制御形発振器と、ループフィルタと２位相比較器と
、基準発振器と１分局器とを具備したＰＬＬ装置におい
て、前記位相比較器と前記ループフィルタとの間に設け
て前記ループフィルタの電荷を保持するだめのアナログ
スイッチと、前記電圧制御形発振器に電源を投入してか
ら一定の時間の後に前記アナログスイッチを動作させる
ためのタイミング回路と、前記タイミング回路をスター
トさせる時に電源を制御してバッテリセイビングするた
めの電源スィッチとを具備して構成したことを特徴とす
るＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163945A JPS6055729A (ja) | 1983-09-06 | 1983-09-06 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163945A JPS6055729A (ja) | 1983-09-06 | 1983-09-06 | Ｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055729A true JPS6055729A (ja) | 1985-04-01 |
Family
ID=15783803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163945A Pending JPS6055729A (ja) | 1983-09-06 | 1983-09-06 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667169A (en) * | 1985-07-15 | 1987-05-19 | Nec Corporation | Phase-locked loop frequency synthesizer having reduced power consumption |
| US4673892A (en) * | 1985-05-13 | 1987-06-16 | Nec Corporation | Phase locked loop frequency synthesizer with battery saving circuit |
| EP0299674A2 (en) * | 1987-07-11 | 1989-01-18 | Plessey Overseas Limited | Improvements in or relating to frequency synthesisers |
-
1983
- 1983-09-06 JP JP58163945A patent/JPS6055729A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4673892A (en) * | 1985-05-13 | 1987-06-16 | Nec Corporation | Phase locked loop frequency synthesizer with battery saving circuit |
| US4667169A (en) * | 1985-07-15 | 1987-05-19 | Nec Corporation | Phase-locked loop frequency synthesizer having reduced power consumption |
| EP0299674A2 (en) * | 1987-07-11 | 1989-01-18 | Plessey Overseas Limited | Improvements in or relating to frequency synthesisers |
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