JPS5866423A - フエ−ズロツクル−プ回路 - Google Patents
フエ−ズロツクル−プ回路Info
- Publication number
- JPS5866423A JPS5866423A JP56164964A JP16496481A JPS5866423A JP S5866423 A JPS5866423 A JP S5866423A JP 56164964 A JP56164964 A JP 56164964A JP 16496481 A JP16496481 A JP 16496481A JP S5866423 A JPS5866423 A JP S5866423A
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- JP
- Japan
- Prior art keywords
- circuit
- oscillator
- loop
- switch
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/08—Modifications of the phase-locked loop for ensuring constant frequency when the power supply fails or is interrupted, e.g. for saving power
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、消費電力の低減をはかった７エーズロ、フル
ーグ回路に関する。
ーグ回路に関する。
近年、無線通信機等では、回路の簡略化やＳＮ比の向上
をはかるため、フェーズロックループ回路（ＰＬＬ回路
）を使用した周波数シンセサイザや変復調回路が多く使
用されている。第１図は従来の７工−ズロツクルー！回
路を使用した周波数シンセ・サイプの基本構成を示すプ
ロ、り図である。この周波数シンセサイザは、基準発振
器１の出力と、電圧制御発振器２の出力な分周器３で分
局した出力との位相差を位相比較器４で検出し、この検
出出力をループフィルタ５を経て電圧制御発振器２へ供
給して所望の発振周波数を得るものである。
をはかるため、フェーズロックループ回路（ＰＬＬ回路
）を使用した周波数シンセサイザや変復調回路が多く使
用されている。第１図は従来の７工−ズロツクルー！回
路を使用した周波数シンセ・サイプの基本構成を示すプ
ロ、り図である。この周波数シンセサイザは、基準発振
器１の出力と、電圧制御発振器２の出力な分周器３で分
局した出力との位相差を位相比較器４で検出し、この検
出出力をループフィルタ５を経て電圧制御発振器２へ供
給して所望の発振周波数を得るものである。
しかしながら、このように従来の７工−ズロツクルー！
回路を使用したものにあっては、フェーズロックループ
回路を常に動作状態としている丸めフェーズロックシー
プ回路自体の消費電力が大きく、携帯用無線機等の低消
費電力機器への適用が困難だった。
回路を使用したものにあっては、フェーズロックループ
回路を常に動作状態としている丸めフェーズロックシー
プ回路自体の消費電力が大きく、携帯用無線機等の低消
費電力機器への適用が困難だった。
本発明は、上記事情に着目してなされたもので、その目
的とするところは、フエーズロ、りループ回路本体を間
欠的に動作させて消費電力の低減をはかシ、特に低消費
電力機器への適用を可能とし大フェーズロックループ回
路を提供することにある。
的とするところは、フエーズロ、りループ回路本体を間
欠的に動作させて消費電力の低減をはかシ、特に低消費
電力機器への適用を可能とし大フェーズロックループ回
路を提供することにある。
以下、本発明の一実施例を１ｍ２図を参照して説明する
。なお前記第１図と同一部分には同一符号を付して詳し
い説明は省略する。第２図において、ループフィルタ５
と電圧制御発振器２との間には第１のスイッチ６が介在
設置してあシ、を九電圧制御発振＠２を除く各回路、つ
まシ基準発振器１、分局器Ｓ１位相比較器４およびルー
プフィルタ５への電源供給路には第２のスイ、チアが設
けである。これら第１および第２のスイッチ６．７は、
スイッチ駆動回路８によシ開閉制御される。一方、電圧
制御発振器２と前記第１のスイッチ６との間には、電圧
制御発振器２に対し並列にコンデンサ９が設けである。
。なお前記第１図と同一部分には同一符号を付して詳し
い説明は省略する。第２図において、ループフィルタ５
と電圧制御発振器２との間には第１のスイッチ６が介在
設置してあシ、を九電圧制御発振＠２を除く各回路、つ
まシ基準発振器１、分局器Ｓ１位相比較器４およびルー
プフィルタ５への電源供給路には第２のスイ、チアが設
けである。これら第１および第２のスイッチ６．７は、
スイッチ駆動回路８によシ開閉制御される。一方、電圧
制御発振器２と前記第１のスイッチ６との間には、電圧
制御発振器２に対し並列にコンデンサ９が設けである。
このコンデンサ９は、電圧制御発振器２０鯛御電圧を充
電して記憶し、この記憶した電圧を前記第１のスイッチ
１の開成ｗｊＫ電圧制御発振器２へ供給するものである
。なお、図中Ｖは電源出力のλカ端子を示している。
電して記憶し、この記憶した電圧を前記第１のスイッチ
１の開成ｗｊＫ電圧制御発振器２へ供給するものである
。なお、図中Ｖは電源出力のλカ端子を示している。
このような構成であるから、スイッチ制御回路８からス
イッチ閉成信号を出力して第１および第２の各スイ、チ
ロ、７を閉成すると、フェーズロックルー１回路本体は
口、り動作を開始して電圧制御発振器２の発振周波数を
基準発振器１の出力周波数と分局器３０分局数とにょシ
定まる値に口、りする。このときコンデンサ９には、上
記ロック状態における電圧制御発振器２の制御電圧が充
電され、あたかも記憶した如く保持される。
イッチ閉成信号を出力して第１および第２の各スイ、チ
ロ、７を閉成すると、フェーズロックルー１回路本体は
口、り動作を開始して電圧制御発振器２の発振周波数を
基準発振器１の出力周波数と分局器３０分局数とにょシ
定まる値に口、りする。このときコンデンサ９には、上
記ロック状態における電圧制御発振器２の制御電圧が充
電され、あたかも記憶した如く保持される。
そうして口、り動作を終了し１例えは位相比較器４から
口、り完了信号が出力されてこれによルスイッチ制御回
Ｍ８がスイッチ開成信号を出力すると、第１および第２
の各スイッチ６゜７が開成して７エーズロ、クルーズ回
路本体のループは開放され、また電圧制御発振器２を除
く各回路への電源供給が断たれて各回路は不動作状態と
なる。っまル、フェーズロックルーズ回路本体は電圧制
御発振器２を除いて電力消費を生じない状態になる。し
かるに、電圧制御発振器２にはコンデンサＩＯＫ充電し
てめった制御電圧が供給されるので、電圧制御発振器２
はロック動作時と同一の発振周波数を出力し続ける。
口、り完了信号が出力されてこれによルスイッチ制御回
Ｍ８がスイッチ開成信号を出力すると、第１および第２
の各スイッチ６゜７が開成して７エーズロ、クルーズ回
路本体のループは開放され、また電圧制御発振器２を除
く各回路への電源供給が断たれて各回路は不動作状態と
なる。っまル、フェーズロックルーズ回路本体は電圧制
御発振器２を除いて電力消費を生じない状態になる。し
かるに、電圧制御発振器２にはコンデンサＩＯＫ充電し
てめった制御電圧が供給されるので、電圧制御発振器２
はロック動作時と同一の発振周波数を出力し続ける。
そして、例えばスイッチ制御回路８のカウンタでカウン
トして所定時間経過後にスイッチ制御回路８からスイッ
チ閉成信号を出力すると、第１および第２の各スイッチ
６．１が閉成して７工−ズロツクルーズ回路本体は再び
ロック動作を行なう。この結果上記非ロツク動作中に若
干変動した電圧制御発振器２の発振周波数の修正がなさ
れる。以後同様に、スイッチ制御回路８から適宜スイッ
チ開成信号およびスイッチ閉成信号を繰）返し出力する
ことによシ、上記間欠ローフ動作を周期的に行なう。
トして所定時間経過後にスイッチ制御回路８からスイッ
チ閉成信号を出力すると、第１および第２の各スイッチ
６．１が閉成して７工−ズロツクルーズ回路本体は再び
ロック動作を行なう。この結果上記非ロツク動作中に若
干変動した電圧制御発振器２の発振周波数の修正がなさ
れる。以後同様に、スイッチ制御回路８から適宜スイッ
チ開成信号およびスイッチ閉成信号を繰）返し出力する
ことによシ、上記間欠ローフ動作を周期的に行なう。
なお、上記カウンタのカウント数、つまり７工−ズロツ
クルー！回路本体のループを開成している時間は、コン
デンサ９の自己放電あるいは周囲温度の変化等を考瀘し
て、電圧制御発振器２の発振周波数が希望周波数に対し
常に所定の貯容差内に収まるように設定される。
クルー！回路本体のループを開成している時間は、コン
デンサ９の自己放電あるいは周囲温度の変化等を考瀘し
て、電圧制御発振器２の発振周波数が希望周波数に対し
常に所定の貯容差内に収まるように設定される。
このように１本実施例の７工−ズロツクルー！回路であ
れば、７エーズμ、クルーズ回路本体のループに第１の
スイッチ５をまた電圧制御発振器２を除いた各回路への
電源出方供給路に第２のスイッチ１を設けてスイッチ制
御回路８によプ開閉制御し、かつ電圧制御発振器２の制
御入力端に制御電圧記憶用のコンデンサ９を設けている
ので、フェーズロックループ回路本体を周期的に間欠ロ
ック動作させることができ。
れば、７エーズμ、クルーズ回路本体のループに第１の
スイッチ５をまた電圧制御発振器２を除いた各回路への
電源出方供給路に第２のスイッチ１を設けてスイッチ制
御回路８によプ開閉制御し、かつ電圧制御発振器２の制
御入力端に制御電圧記憶用のコンデンサ９を設けている
ので、フェーズロックループ回路本体を周期的に間欠ロ
ック動作させることができ。
この結果消費電力を大幅に削減することができる。特に
本実施伺では、電力消費量の非常に大きな分周器３の電
源を断するようにしているので、その効果は極めて大き
い。したがって、本実流力のフェーズロックルー１回路
を周波数シンセサイザや変復調回路に使用すれば、消費
電力の極めて少ない無線機を実現することができ、この
結果電池等で作動する携帯用無線機への適用も可能をな
る。
本実施伺では、電力消費量の非常に大きな分周器３の電
源を断するようにしているので、その効果は極めて大き
い。したがって、本実流力のフェーズロックルー１回路
を周波数シンセサイザや変復調回路に使用すれば、消費
電力の極めて少ない無線機を実現することができ、この
結果電池等で作動する携帯用無線機への適用も可能をな
る。
なお、本発明は上記実施真に限定されるものではない。
例えば、第１および菖２の各スイッチ配、７は手動によ
り適時開閉制御してもよい。
り適時開閉制御してもよい。
また前記実施例では、位相比較器４からのロック完了信
号を検出してロック動作を終了するようにしたが１位相
比較器４に口、り完了信号を発生する機能がない場合に
は、スイッチ制御回路８にタイマを新設してこのタイマ
によシロツク動作時間を定めるようにしてもよい、この
場合上記ロック動作時間は、例えばフェーズロックルー
プ回路本体のループの最大応答時間よシも若干長く設定
する。ｉた電圧制御発振器２０制御電圧を記憶する手段
としては、コンデンサ９以外に、制御電圧をデジタル信
号に変換してメモリに記憶し、この記憶情報を読出して
アナログ信号に変換したのち電圧制御発振器２に供給す
るものであってもよい。さらに、前記実施例では電圧制
御発振器２を除くすべての回路の電源供給を断するよう
にしたが、例えば消費電力の大きな分局器のみを断する
ようにしてもよく、要するに少なくとも１つの回路の電
源供給を断すればよい。その他第１のスイッチ、第２の
スイッチの構成や記憶回路の構成、フェーズロックルー
プ回路の構成等についても１本発明の要旨を逸脱しない
範囲で種々変形して実施できる。
号を検出してロック動作を終了するようにしたが１位相
比較器４に口、り完了信号を発生する機能がない場合に
は、スイッチ制御回路８にタイマを新設してこのタイマ
によシロツク動作時間を定めるようにしてもよい、この
場合上記ロック動作時間は、例えばフェーズロックルー
プ回路本体のループの最大応答時間よシも若干長く設定
する。ｉた電圧制御発振器２０制御電圧を記憶する手段
としては、コンデンサ９以外に、制御電圧をデジタル信
号に変換してメモリに記憶し、この記憶情報を読出して
アナログ信号に変換したのち電圧制御発振器２に供給す
るものであってもよい。さらに、前記実施例では電圧制
御発振器２を除くすべての回路の電源供給を断するよう
にしたが、例えば消費電力の大きな分局器のみを断する
ようにしてもよく、要するに少なくとも１つの回路の電
源供給を断すればよい。その他第１のスイッチ、第２の
スイッチの構成や記憶回路の構成、フェーズロックルー
プ回路の構成等についても１本発明の要旨を逸脱しない
範囲で種々変形して実施できる。
以上詳述したように、フェーズロックルー１回路本体の
ループおよび各回路への電源供給をそれぞれオフ番オン
する第１および第２のスイッチを設け、かつ電圧制御発
振器の制御電圧を記憶する記憶回路を設けた本発明によ
れば、フェーズロックルー１回路本体を間欠的に動作さ
せ得て、消費電力の低減をはか）得る７工−ズロツクル
ープ回路を提供することができる。
ループおよび各回路への電源供給をそれぞれオフ番オン
する第１および第２のスイッチを設け、かつ電圧制御発
振器の制御電圧を記憶する記憶回路を設けた本発明によ
れば、フェーズロックルー１回路本体を間欠的に動作さ
せ得て、消費電力の低減をはか）得る７工−ズロツクル
ープ回路を提供することができる。
第１図は従来における７エーズロ、クルー！回路を使用
した周波数シンセサイザの基本構成を示すブロック図、
第２図は本発明゛の一実施例における７工−ズロツクル
ー！回路を使用した周波数シンセサイザの！ロック構成
図である。 １・・・基準発振器、２−・電圧制御発振器（ＶＣＯ）
３・・・分周器、４・・・位相比較器、５・・・ループ
フィルタ、６・・・第１のスイッチ、１・・・第２のス
イッチ、８・・・スイッチ制御回路、９・・・コンデン
サ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 、８ 第１頁の続き ０発 明 者 石川倫男 日野市旭が丘３丁目１番地の１ 東京芝浦電気株式会社日野工場 内 ０発 明 者 久下亨 日野市旭が丘３丁目１番地の１ 東京芝浦電気株式会社日野工場 内 ■出 願 人 東京芝浦電気株式会社 川崎市幸区堀川町７２番地
した周波数シンセサイザの基本構成を示すブロック図、
第２図は本発明゛の一実施例における７工−ズロツクル
ー！回路を使用した周波数シンセサイザの！ロック構成
図である。 １・・・基準発振器、２−・電圧制御発振器（ＶＣＯ）
３・・・分周器、４・・・位相比較器、５・・・ループ
フィルタ、６・・・第１のスイッチ、１・・・第２のス
イッチ、８・・・スイッチ制御回路、９・・・コンデン
サ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 、８ 第１頁の続き ０発 明 者 石川倫男 日野市旭が丘３丁目１番地の１ 東京芝浦電気株式会社日野工場 内 ０発 明 者 久下亨 日野市旭が丘３丁目１番地の１ 東京芝浦電気株式会社日野工場 内 ■出 願 人 東京芝浦電気株式会社 川崎市幸区堀川町７２番地
Claims (1)
- ７工−ズロツクループ回路本体と、このフェーズロック
ループ回路本体のループを開閉する第１のスイッチと、
この第１のスイッチと所定の関係を有しフェーズロック
ループ回路本体のループを構成する各回路のうち電圧制
御発振器を除く各回路の少なくと４１つの回路の電源を
オフ・オンする第２のスイッチと、前記フェーズロック
ループ回路本体のループ開成時に電圧制御発振器の制御
電圧を記憶し仁の記憶した制御電圧を７工−ズロツクル
ー！回路のループ開成時に電圧制御発振器に供給して発
振動作を継続せしめる記憶回路とを具備したことを特徴
とするフェーズロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164964A JPS5866423A (ja) | 1981-10-16 | 1981-10-16 | フエ−ズロツクル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164964A JPS5866423A (ja) | 1981-10-16 | 1981-10-16 | フエ−ズロツクル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866423A true JPS5866423A (ja) | 1983-04-20 |
| JPS6349936B2 JPS6349936B2 (ja) | 1988-10-06 |
Family
ID=15803214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164964A Granted JPS5866423A (ja) | 1981-10-16 | 1981-10-16 | フエ−ズロツクル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866423A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214117A (ja) * | 1984-04-09 | 1985-10-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| JPS63192738U (ja) * | 1987-05-29 | 1988-12-12 | ||
| JP2011135381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Ltd | Ｐｌｌ回路および通信装置 |
| US11984851B2 (en) | 2021-12-03 | 2024-05-14 | Asahi Kasei Microdevices Corporation | Oscillator circuit, oscillation method, and method for adjusting oscillator circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136037A (en) * | 1980-03-26 | 1981-10-23 | Nec Corp | Phase synchronizing oscillator |
-
1981
- 1981-10-16 JP JP56164964A patent/JPS5866423A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136037A (en) * | 1980-03-26 | 1981-10-23 | Nec Corp | Phase synchronizing oscillator |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214117A (ja) * | 1984-04-09 | 1985-10-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| JPS63192738U (ja) * | 1987-05-29 | 1988-12-12 | ||
| JP2011135381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Ltd | Ｐｌｌ回路および通信装置 |
| US11984851B2 (en) | 2021-12-03 | 2024-05-14 | Asahi Kasei Microdevices Corporation | Oscillator circuit, oscillation method, and method for adjusting oscillator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349936B2 (ja) | 1988-10-06 |
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