JPS6247381B2 - - Google Patents
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- Publication number
- JPS6247381B2 JPS6247381B2 JP55038422A JP3842280A JPS6247381B2 JP S6247381 B2 JPS6247381 B2 JP S6247381B2 JP 55038422 A JP55038422 A JP 55038422A JP 3842280 A JP3842280 A JP 3842280A JP S6247381 B2 JPS6247381 B2 JP S6247381B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- oscillator
- pll
- switch
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/08—Modifications of the phase-locked loop for ensuring constant frequency when the power supply fails or is interrupted, e.g. for saving power
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、位相同期回路（以下「PLL」とい
う。）を用いたPLL発振器に関する。特に、低消
費電力化したPLL発振器に関するものである。
う。）を用いたPLL発振器に関する。特に、低消
費電力化したPLL発振器に関するものである。
従来からPLLを用いて安定度の良好な発振周波
数を得る技術が知られている。この技術は別の信
号に位相同期をとる優れた技術であるが、回路素
子の数が多く消費電力が大きく、移動無線方式等
にこれを利用するとき、消費電力の経済化が求め
られている。
数を得る技術が知られている。この技術は別の信
号に位相同期をとる優れた技術であるが、回路素
子の数が多く消費電力が大きく、移動無線方式等
にこれを利用するとき、消費電力の経済化が求め
られている。
本発明はこの点を改良するもので、低消費電力
化のできるPLL発振器を提供することを目的とす
る。
化のできるPLL発振器を提供することを目的とす
る。
本発明は、電圧制御発振器と、この電圧制御発
振器の出力と入力信号の位相を比較検出しこの誤
差に対応する誤差電圧を出力する位相検出器と、
この位相検出器を上記電圧制御発振器の制御入力
に与えるように設けられた低域フイルターとを含
む位相同期発振器において、上記位相検出器と上
記低域フイルターとの間に配置され位相同期ルー
プを開閉することのできるスイツチと、このスイ
ツチに連動し上記電圧制御発振器を除く他の構成
素子の少なくとも一つの素子の電源を開閉するス
イツチとを備えたことを特徴とする。
振器の出力と入力信号の位相を比較検出しこの誤
差に対応する誤差電圧を出力する位相検出器と、
この位相検出器を上記電圧制御発振器の制御入力
に与えるように設けられた低域フイルターとを含
む位相同期発振器において、上記位相検出器と上
記低域フイルターとの間に配置され位相同期ルー
プを開閉することのできるスイツチと、このスイ
ツチに連動し上記電圧制御発振器を除く他の構成
素子の少なくとも一つの素子の電源を開閉するス
イツチとを備えたことを特徴とする。
このことを図面に基づいて詳しく説明する。
第１図は、従来例回路の構成図である。基準周
波数信号を発生する基準発振器１の出力は、分周
器２に接続されている。この分周器２の出力は、
位相検出器３の一方の入力端子に接続されてい
る。この位相検出器３の出力は、低域フイルター
５の入力端子に接続されている。この低域フイル
ター５の出力は、VCO（電圧制御発振器）６の
制御入力端子に接続されている。このVCO６の
出力は、分岐して分周器７に接続されている。こ
の分分周器７の出力は、位相検出器３の他方の入
力端子に接続されている。このVCO６の出力
は、PLL発振器の出力として外部に与えられる。
波数信号を発生する基準発振器１の出力は、分周
器２に接続されている。この分周器２の出力は、
位相検出器３の一方の入力端子に接続されてい
る。この位相検出器３の出力は、低域フイルター
５の入力端子に接続されている。この低域フイル
ター５の出力は、VCO（電圧制御発振器）６の
制御入力端子に接続されている。このVCO６の
出力は、分岐して分周器７に接続されている。こ
の分分周器７の出力は、位相検出器３の他方の入
力端子に接続されている。このVCO６の出力
は、PLL発振器の出力として外部に与えられる。
このような回路構成において、位相検出器３
は、分周器２からの入力信号の周波数ならびに位
相と、VCO６の発振周波数ならびに位相とを比
較検出し、この誤差に比例した平均直流電圧を出
力する。この誤差電圧は、低域フイルター５を介
してVCO６の可変周波数素子に帰還され、入力
信号とVCO６の発振周波数差ならびに位相差を
低減する方向にVCO６の可変周波数素子の出力
を変化させ、位相同期状態とする。
は、分周器２からの入力信号の周波数ならびに位
相と、VCO６の発振周波数ならびに位相とを比
較検出し、この誤差に比例した平均直流電圧を出
力する。この誤差電圧は、低域フイルター５を介
してVCO６の可変周波数素子に帰還され、入力
信号とVCO６の発振周波数差ならびに位相差を
低減する方向にVCO６の可変周波数素子の出力
を変化させ、位相同期状態とする。
この位相同期状態においては、VCO６の発振
周波数安定度は、高安定な基準発振器１の安定度
に引き込まれる。このため、安定度の良好な発振
周波数を得ることができる。しかし、このPLLを
構成する素子は数が多いため、回路全体の消費電
力が大きい不都合を有する。
周波数安定度は、高安定な基準発振器１の安定度
に引き込まれる。このため、安定度の良好な発振
周波数を得ることができる。しかし、このPLLを
構成する素子は数が多いため、回路全体の消費電
力が大きい不都合を有する。
第２図は、本発明一実施例構成図である。第１
図で説明した従来例構成と比較すると、位相検出
器３と低域フイルター５との間に接続されたアナ
ログスイツチ１０と、これに連動する電源スイツ
チ１１と、このアナログスイツチ１０および電源
スイツチ１１に接続された制御信号の通路となる
制御信号線１２とを設けたところに特徴がある。
また、上記電源スイツチ１１は、VCO６を除く
各PLL素子、すなわち基準発振器１、分周器２、
位相検出器３にそれぞれ電源を供給するように接
続されている。第２図でＶは電源を示す。
図で説明した従来例構成と比較すると、位相検出
器３と低域フイルター５との間に接続されたアナ
ログスイツチ１０と、これに連動する電源スイツ
チ１１と、このアナログスイツチ１０および電源
スイツチ１１に接続された制御信号の通路となる
制御信号線１２とを設けたところに特徴がある。
また、上記電源スイツチ１１は、VCO６を除く
各PLL素子、すなわち基準発振器１、分周器２、
位相検出器３にそれぞれ電源を供給するように接
続されている。第２図でＶは電源を示す。
他の構成については第１図で説明した従来例と
同様であるので説明の繰返しを省く。
同様であるので説明の繰返しを省く。
このような構成において、本発明の特徴ある動
作を説明する。いま、制御信号線１２からの制御
信号により、アナログスイツチ１０および電源ス
イツチ１１が「ON」にあるとする。このときに
は、第１図で説明した従来例と同一の回路動作が
行われ、PLLが同期状態を継続する。
作を説明する。いま、制御信号線１２からの制御
信号により、アナログスイツチ１０および電源ス
イツチ１１が「ON」にあるとする。このときに
は、第１図で説明した従来例と同一の回路動作が
行われ、PLLが同期状態を継続する。
次いで、制御信号により、アナログスイツチ１
０および電源スイツチ１１が「OFF」状態に制
御されると、このときにはPLLは開ループとな
り、低域フイルター５に充電された同期状態時の
出力電圧は保持され、これがほぼ一定電圧で
VCO６の可変周波数制御素子に供給される。
０および電源スイツチ１１が「OFF」状態に制
御されると、このときにはPLLは開ループとな
り、低域フイルター５に充電された同期状態時の
出力電圧は保持され、これがほぼ一定電圧で
VCO６の可変周波数制御素子に供給される。
低域フイルター５の出力には比較的大容量のコ
ンデンサが接続されていて、またVCO６の入力
には逆バイアスの施されたバラクタダイオードが
挿入されていて、入力インピーダンスは極めて高
い。従つてPLLのループが開かれても、VCO６
の入力に与えられる制御電圧はしばらくの間はほ
ぼ一定の値に保持される。しかし、実際には低域
フイルター５に用いられるコンデンサの自己放電
およびアナログスイツチ１０のOFF抵抗による
リーク電流等により、時間とともに除々に電圧は
低下し、VCO６の発振周波数はこれに従つて
除々に低下していく。ここで、制御信号により適
当と時間間隔により、アナログスイツチ１０およ
び電源スイツチ１１を再び「ON」状態にし、
PLLループを閉ループとして同期引き込みを行
う。この動作を繰返せば、周波数安定度を一定値
以内にとどめることができ、しかもPLL発振器の
低消費電力化を図ることができる。
ンデンサが接続されていて、またVCO６の入力
には逆バイアスの施されたバラクタダイオードが
挿入されていて、入力インピーダンスは極めて高
い。従つてPLLのループが開かれても、VCO６
の入力に与えられる制御電圧はしばらくの間はほ
ぼ一定の値に保持される。しかし、実際には低域
フイルター５に用いられるコンデンサの自己放電
およびアナログスイツチ１０のOFF抵抗による
リーク電流等により、時間とともに除々に電圧は
低下し、VCO６の発振周波数はこれに従つて
除々に低下していく。ここで、制御信号により適
当と時間間隔により、アナログスイツチ１０およ
び電源スイツチ１１を再び「ON」状態にし、
PLLループを閉ループとして同期引き込みを行
う。この動作を繰返せば、周波数安定度を一定値
以内にとどめることができ、しかもPLL発振器の
低消費電力化を図ることができる。
なお、VCO６に発振周波数の短期安定度の良
好なものを使用し、低域フイルター５とアナログ
スイツチ１０にリーク電流の少ないものを使用す
れば、制御信号のスイツチング周期を長くするこ
とができる。したがつて、電源の「OFF」時間
も長くなり低消費電力化をより進めることができ
る。
好なものを使用し、低域フイルター５とアナログ
スイツチ１０にリーク電流の少ないものを使用す
れば、制御信号のスイツチング周期を長くするこ
とができる。したがつて、電源の「OFF」時間
も長くなり低消費電力化をより進めることができ
る。
本発明は以上説明したように、PLLの開閉制御
を行うアナログスイツチと、これに連動してPLL
素子（VCOを除く）への電源供給の「ON」、
「OFF」を制御する電源スイツチとを設け、この
アナログスイツチおよび電源スイツチを制御信号
により一定周期で「ON」、「OFF」させることと
した。したがつて、PLLは、間欠的に閉ループお
よび開ループとなるように制御され、この開ルー
プ時にはVCOを除くPLL素子の電源も「OFF」
となるよう制御される。このために、周波数安定
度を一定値以内にとどめることができ、しかも低
消費電力化を行うことができるPLL発振器を実現
することができる。本発明は、低消費電力化の要
求の強い携帯無線機等の局部発振器等に実施して
優れた効果がある。
を行うアナログスイツチと、これに連動してPLL
素子（VCOを除く）への電源供給の「ON」、
「OFF」を制御する電源スイツチとを設け、この
アナログスイツチおよび電源スイツチを制御信号
により一定周期で「ON」、「OFF」させることと
した。したがつて、PLLは、間欠的に閉ループお
よび開ループとなるように制御され、この開ルー
プ時にはVCOを除くPLL素子の電源も「OFF」
となるよう制御される。このために、周波数安定
度を一定値以内にとどめることができ、しかも低
消費電力化を行うことができるPLL発振器を実現
することができる。本発明は、低消費電力化の要
求の強い携帯無線機等の局部発振器等に実施して
優れた効果がある。
第１図は従来例構成図。第２図は本発明一実施
例構成図。 １…基準発振器、２，７…分周器、３…位相検
出器、５…低域フイルター、６…電圧制御発振
器、１０…アナログスイツチ、１１…電源スイツ
チ、１２…制御信号線。
例構成図。 １…基準発振器、２，７…分周器、３…位相検
出器、５…低域フイルター、６…電圧制御発振
器、１０…アナログスイツチ、１１…電源スイツ
チ、１２…制御信号線。
Claims (1)
- １ 電圧制御発振器と、この電圧制御発振器の出
力と入力信号の位相を比較検出しこの誤差に対応
する誤差電圧を出力する位相検出器と、この位相
検出器を上記電圧制御発振器の制御入力に与える
ように設けられた低域フイルターとを含む位相同
期発振器において、上記位相検出器と上記低域フ
イルターとの間に配置され位相同期ループを開閉
することのできるスイツチと、このスイツチに連
動し上記電圧制御発振器を除く他の構成素子の少
なくとも一つの素子の電源を開閉するスイツチと
を備えたことを特徴とする位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3842280A JPS56136037A (en) | 1980-03-26 | 1980-03-26 | Phase synchronizing oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3842280A JPS56136037A (en) | 1980-03-26 | 1980-03-26 | Phase synchronizing oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56136037A JPS56136037A (en) | 1981-10-23 |
| JPS6247381B2 true JPS6247381B2 (ja) | 1987-10-07 |
Family
ID=12524871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3842280A Granted JPS56136037A (en) | 1980-03-26 | 1980-03-26 | Phase synchronizing oscillator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56136037A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521918A (en) * | 1980-11-10 | 1985-06-04 | General Electric Company | Battery saving frequency synthesizer arrangement |
| JPS5866423A (ja) * | 1981-10-16 | 1983-04-20 | Nippon Telegr & Teleph Corp <Ntt> | フエ−ズロツクル−プ回路 |
| JPS58159029A (ja) * | 1982-03-16 | 1983-09-21 | Nippon Telegr & Teleph Corp <Ntt> | 位相同期発振器 |
| JPS61258529A (ja) * | 1985-05-13 | 1986-11-15 | Nec Corp | 周波数シンセサイザ |
| JPS6216617A (ja) * | 1985-07-15 | 1987-01-24 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| JPH0831847B2 (ja) * | 1991-10-09 | 1996-03-27 | 株式会社ネットワークサプライ | ディジタル信号中継伝送装置 |
| US6731146B1 (en) * | 2000-05-09 | 2004-05-04 | Qualcomm Incorporated | Method and apparatus for reducing PLL lock time |
| JP4654919B2 (ja) * | 2006-01-16 | 2011-03-23 | 日本電気株式会社 | 位相同期回路 |
| CN113098501A (zh) * | 2021-06-07 | 2021-07-09 | 成都市克莱微波科技有限公司 | 一种宽带小型化快速频综的设计方法 |
-
1980
- 1980-03-26 JP JP3842280A patent/JPS56136037A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56136037A (en) | 1981-10-23 |
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