JPS60248022A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPS60248022A JPS60248022A JP59105006A JP10500684A JPS60248022A JP S60248022 A JPS60248022 A JP S60248022A JP 59105006 A JP59105006 A JP 59105006A JP 10500684 A JP10500684 A JP 10500684A JP S60248022 A JPS60248022 A JP S60248022A
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- Japan
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Links
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 claims description 5
- 230000010363 phase shift Effects 0.000 abstract description 3
- 230000007704 transition Effects 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高周波多チャンネル無線機等に用いられる周波
数シンセサイザに関するものである。
数シンセサイザに関するものである。
従来例の構成とその問題点
最近、多チャンネル無線機にはその局部発振源として位
相同期Ｃ以下、ＰＬＬと略記する。）方式の周波数シン
セサイザが広く用いられるようになってきている。
相同期Ｃ以下、ＰＬＬと略記する。）方式の周波数シン
セサイザが広く用いられるようになってきている。
第１図にこれらに利用されている周波数シンセサイザの
代表的な回路構成を示す。第１図において、発振源とし
て電圧制御発振器（以下、ＶＣＯと略記する。）１ｏ１
を用い、この出力は電力分配器１０２を介してＲＦ出力
１ｏ３．プリンスケーラ１０４の入力となる。ＲＦ比出
力受信機の局部発振源として利用される。プリンスケー
ラ１０４の出力は可変分周器１０６に入力され、チャン
ネル指定信号端子１０６より入力されるディジタル信号
により、その分周数が決定される。分周された出力は、
位相比較器（以下ＰＤと略記する。）１０６に比較信号
入力される。一方、ＰＤｌ ０６の基準信号は温度補償
された水晶発振器（以下、ＴＣＸＯと略記する。）１０
７を固定分周器１０８で分周して得られる。
代表的な回路構成を示す。第１図において、発振源とし
て電圧制御発振器（以下、ＶＣＯと略記する。）１ｏ１
を用い、この出力は電力分配器１０２を介してＲＦ出力
１ｏ３．プリンスケーラ１０４の入力となる。ＲＦ比出
力受信機の局部発振源として利用される。プリンスケー
ラ１０４の出力は可変分周器１０６に入力され、チャン
ネル指定信号端子１０６より入力されるディジタル信号
により、その分周数が決定される。分周された出力は、
位相比較器（以下ＰＤと略記する。）１０６に比較信号
入力される。一方、ＰＤｌ ０６の基準信号は温度補償
された水晶発振器（以下、ＴＣＸＯと略記する。）１０
７を固定分周器１０８で分周して得られる。
ＰＤｌ ０６で位相比較された信号は、低域通過フィル
タ等で構成されるループフィルタ（以下、ＬＰＦと略記
する。）１ｏ９で直流成分を選択し、■Ｃ０１ｏ１の制
御端子に加えられる。以上のように制御ループが形成さ
れ、ＲＦ出力周波数は、端子１０６からチャンネル指定
信号により制御され、その周波数安定度はＴＣＸＯｌ
０７と同一の高安定度が得られる。
タ等で構成されるループフィルタ（以下、ＬＰＦと略記
する。）１ｏ９で直流成分を選択し、■Ｃ０１ｏ１の制
御端子に加えられる。以上のように制御ループが形成さ
れ、ＲＦ出力周波数は、端子１０６からチャンネル指定
信号により制御され、その周波数安定度はＴＣＸＯｌ
０７と同一の高安定度が得られる。
ところで最近、移動無線機、特に携帯型の電池動作の無
線機の低消費電力化の研究が活発になされている。これ
は携帯機の場合低消費電力化が電池の長寿命化につなが
るからである。無線機は待受は状態において常に受信機
を動作させており、受信機の消費電力の７０〜８０％は
前述の周波数７ンセサイザで占られている。また周波数
シンセサイザは現在の技術レベルでは、ＶＣＯｌ ０１
が約２０ｍＡ（５〜８ｖ動作）に対し、プリンスケーラ
１０４ 、ＴＣＸｏｌ ０７等制御系の消費電流が３０
〜４０．ｍＡ （５Ｖ ）となり、発振器より制御系の
消費電力がはるかに大きいものとなっている。このため
制御系の低消費電力デバイスの研究開発が重要となって
きている。そこで、待受は時に制御系の電源を切り、Ｖ
ＣＯｌ ０１の制御電圧（保持電圧）をアナログ的に保
持したり、ＡＦＣループを構成したりして一定に保ち周
波数を安定化するとともに、大巾な省電力化を実現しよ
うという提案がなされている。
線機の低消費電力化の研究が活発になされている。これ
は携帯機の場合低消費電力化が電池の長寿命化につなが
るからである。無線機は待受は状態において常に受信機
を動作させており、受信機の消費電力の７０〜８０％は
前述の周波数７ンセサイザで占られている。また周波数
シンセサイザは現在の技術レベルでは、ＶＣＯｌ ０１
が約２０ｍＡ（５〜８ｖ動作）に対し、プリンスケーラ
１０４ 、ＴＣＸｏｌ ０７等制御系の消費電流が３０
〜４０．ｍＡ （５Ｖ ）となり、発振器より制御系の
消費電力がはるかに大きいものとなっている。このため
制御系の低消費電力デバイスの研究開発が重要となって
きている。そこで、待受は時に制御系の電源を切り、Ｖ
ＣＯｌ ０１の制御電圧（保持電圧）をアナログ的に保
持したり、ＡＦＣループを構成したりして一定に保ち周
波数を安定化するとともに、大巾な省電力化を実現しよ
うという提案がなされている。
ところが、位相同期ループ（ｐｉ、Ｌ ）が形成されて
いない非ＰＬＬ動作時は、系そのものは不安定で長時間
の動作は困難であり、適切な時間間隔で一時的にＰＬＬ
動作に復帰させなければならない。また通話時にはＰＬ
Ｌを構成して安定化を図る必要がある。したがって周波
数シンセサイザは、ＰＬＬ動作、非ＰＬＬ動作をくりか
えして行うことが必要不可欠となる。
いない非ＰＬＬ動作時は、系そのものは不安定で長時間
の動作は困難であり、適切な時間間隔で一時的にＰＬＬ
動作に復帰させなければならない。また通話時にはＰＬ
Ｌを構成して安定化を図る必要がある。したがって周波
数シンセサイザは、ＰＬＬ動作、非ＰＬＬ動作をくりか
えして行うことが必要不可欠となる。
ところが、周波数シンセサイザを上述の如く、ＰＬＬ動
作、非ＰＬＬ動作させる場合その切替時に系が極めて不
安定になりやすい。すなわち、非ＰＬＬ動作時には、周
波数ではＰＬＬ動作時と完全に一致していても、ＰＬＬ
動作に復帰させた場合にはＰＤ１０６ＶＣ入力される比
較信号、基準信号の周波数が一致しても位相は２つの信
号間に何らの相関もないために、その出力は場合によっ
ては大きな誤差電圧を発生し、ループの再引込みに数１
０ｍｇ〜１００ ｍ８以上の時間を喪中ることになり、
受信不能の状態となる。このような不安定な状態では、
受信系が誤動作したり、基地局からの呼出し信号を識別
できないという欠点を有していた。
作、非ＰＬＬ動作させる場合その切替時に系が極めて不
安定になりやすい。すなわち、非ＰＬＬ動作時には、周
波数ではＰＬＬ動作時と完全に一致していても、ＰＬＬ
動作に復帰させた場合にはＰＤ１０６ＶＣ入力される比
較信号、基準信号の周波数が一致しても位相は２つの信
号間に何らの相関もないために、その出力は場合によっ
ては大きな誤差電圧を発生し、ループの再引込みに数１
０ｍｇ〜１００ ｍ８以上の時間を喪中ることになり、
受信不能の状態となる。このような不安定な状態では、
受信系が誤動作したり、基地局からの呼出し信号を識別
できないという欠点を有していた。
発明の目的
本発明は上記欠点に鑑み、周波数シンセサイザがＰＬＬ
動作と非ＰＬＬ動作をする場合、前記非ＰＬＬ動作から
前記ＰＬＬ動作に復帰する切替時点の同期引込みを確実
に、かつ短時間に行ない、切替時の周波数変動を極力減
少させて無線受信機の誤動作を低減しようとするもので
ある。
動作と非ＰＬＬ動作をする場合、前記非ＰＬＬ動作から
前記ＰＬＬ動作に復帰する切替時点の同期引込みを確実
に、かつ短時間に行ない、切替時の周波数変動を極力減
少させて無線受信機の誤動作を低減しようとするもので
ある。
発明の構成
本発明は発振源としての第１の発振器、前記第１の発振
器の出力を分周するプリンスケーラ、前記プリンスケー
ラの出力を指定チャンネルに応じて分周する第１の分周
器、基準信号源としての第２の発振器、前記第２の発振
器の出力を分周する第２の分局器、前記第１．第２の分
周器の出力を比較する位相比較器、及び前記位相比較器
の出力を積分するループフィルタとを有するループ回路
−と、前記ループ回路により形成されるループを前記ル
ープフィルタ、あるいは入力端において切断するスイッ
チ手段と、非位相同期動作から位相同期動作に切替る際
に、前記第１．第２の分周器の位相を検出して、位相が
一致したときに前記スイッチ手段を制御して前記ループ
を切断状態から接続状態にさせるスイッチ制御回路とを
設けることにより、上記目的を達するものである。
器の出力を分周するプリンスケーラ、前記プリンスケー
ラの出力を指定チャンネルに応じて分周する第１の分周
器、基準信号源としての第２の発振器、前記第２の発振
器の出力を分周する第２の分局器、前記第１．第２の分
周器の出力を比較する位相比較器、及び前記位相比較器
の出力を積分するループフィルタとを有するループ回路
−と、前記ループ回路により形成されるループを前記ル
ープフィルタ、あるいは入力端において切断するスイッ
チ手段と、非位相同期動作から位相同期動作に切替る際
に、前記第１．第２の分周器の位相を検出して、位相が
一致したときに前記スイッチ手段を制御して前記ループ
を切断状態から接続状態にさせるスイッチ制御回路とを
設けることにより、上記目的を達するものである。
実施例の説明
以下、本発明の一実施例について説明する。
第２図本発明の一実施例における周波数シンセサイザの
ブロック構成を示すものである。なお第２図において、
第１図と同一機能をもつブロックには同一の番号を符し
ているので重復する部分の説明は省略する。
ブロック構成を示すものである。なお第２図において、
第１図と同一機能をもつブロックには同一の番号を符し
ているので重復する部分の説明は省略する。
ｌＡ寸同図の周波数シンセサイザがＰＬＬ動作している
場合は、ループの切断スイッチ１１０は閉じ、電圧保持
回路１１１は開き、またＴＣＸＯ１０７と固定分周器間
１０８に挿入されているスイッチ１２１も閉じた状態と
なる。この時は第１図と全く同様の動作をする。次に非
ＰＬＬ動作をしている場合には、切替信号端子１１８が
Ｈレベルとなり、ループスイッチ１１０はＯＦＦ、電圧
保持回路１１１がＯＮとなるとともに、プリンスケーラ
１０４．可変分周器１ｏ５．固定分局器１０６．１１３
の電源もＯＦＦ となり、この回路は動作していない。
場合は、ループの切断スイッチ１１０は閉じ、電圧保持
回路１１１は開き、またＴＣＸＯ１０７と固定分周器間
１０８に挿入されているスイッチ１２１も閉じた状態と
なる。この時は第１図と全く同様の動作をする。次に非
ＰＬＬ動作をしている場合には、切替信号端子１１８が
Ｈレベルとなり、ループスイッチ１１０はＯＦＦ、電圧
保持回路１１１がＯＮとなるとともに、プリンスケーラ
１０４．可変分周器１ｏ５．固定分局器１０６．１１３
の電源もＯＦＦ となり、この回路は動作していない。
すなわち低消費電力化を実現している。この時ＴＣＸＯ
１０７は動作させなくても良いが、高安定な周波数が要
求される場合は常時動作させておいてもよい。この状態
においては■Ｃ０１０１は外部の電圧保持回路からの電
圧でその制御電圧を一定に保ち、出力周波数を、一定に
するように動作する。なお電圧保持回路はアナログ的な
保持回路でもよいし、また受信機のＩＦ出力周波数の時
間平均値が一定の周波数をとることに着目し、これを基
準にしてＡＦＣループを構成する等の方法で達成できる
。
１０７は動作させなくても良いが、高安定な周波数が要
求される場合は常時動作させておいてもよい。この状態
においては■Ｃ０１０１は外部の電圧保持回路からの電
圧でその制御電圧を一定に保ち、出力周波数を、一定に
するように動作する。なお電圧保持回路はアナログ的な
保持回路でもよいし、また受信機のＩＦ出力周波数の時
間平均値が一定の周波数をとることに着目し、これを基
準にしてＡＦＣループを構成する等の方法で達成できる
。
次に非ＰＬＬ動作よりＰＬＬ動作に移行する場合、切替
信号端子がＬレベルとなると同時に第２図に示す周波数
シンセサイザのすべての回路に電源が接続され動作状態
となるが、位相モニタ用の位相比較器１１３で位相ずれ
を検出する。零位相検出器１１６で零位相（Ｈレベル）
と判定すると、インバータ１１６を介してＯＲゲート１
１７の２つの入力はすべてＬレベルとなり、出力もＬレ
ベルとなり、スイッチ１１１ばＯＦＦ、インバータ１１
２を通った信号はＨレベルとなるので、スイッチ１１０
はＯＮとなり、ＰＬＬのループが構成される。この時、
位相も周波数もほぼ一致した状°態でループスイッチ１
１０が投入されるから同期引込みは瞬時に達成される。
信号端子がＬレベルとなると同時に第２図に示す周波数
シンセサイザのすべての回路に電源が接続され動作状態
となるが、位相モニタ用の位相比較器１１３で位相ずれ
を検出する。零位相検出器１１６で零位相（Ｈレベル）
と判定すると、インバータ１１６を介してＯＲゲート１
１７の２つの入力はすべてＬレベルとなり、出力もＬレ
ベルとなり、スイッチ１１１ばＯＦＦ、インバータ１１
２を通った信号はＨレベルとなるので、スイッチ１１０
はＯＮとなり、ＰＬＬのループが構成される。この時、
位相も周波数もほぼ一致した状°態でループスイッチ１
１０が投入されるから同期引込みは瞬時に達成される。
逆に位相が一致していない場合には何らかの手段で固定
分周器１０８あるいは可変分周器１０６の出力の位相を
変化させ、位相差がなくなるような状態でＰＬＬ動作に
復帰しなければならない。第２図の実施例では固定分周
回路１０８の位相を変化させる例を示している。
分周器１０８あるいは可変分周器１０６の出力の位相を
変化させ、位相差がなくなるような状態でＰＬＬ動作に
復帰しなければならない。第２図の実施例では固定分周
回路１０８の位相を変化させる例を示している。
ＴＣＸＯ１０７と固定分周回路１０８間に挿入されるス
イッチ１２１は通常はＯＮ状態で、パルス発生器１２０
が動作している時０Ｎ１０ＦＦを繰り返す動作をする。
イッチ１２１は通常はＯＮ状態で、パルス発生器１２０
が動作している時０Ｎ１０ＦＦを繰り返す動作をする。
パルス発生器１２０は、ループ切替信号の立下り（ＰＬ
Ｌ復帰時）にトリガーされる単安定マルチバイブレータ
１２２の出力とＯＲゲート１１了の出力をインバータ１
２３で反ｙ里 転した信号の論視瑣をＡＮＤゲート１２４でとって得ら
れる信号で制御される。この制御は切替時に位相が一致
しない時間だけＨレベルとなり、この期間だけパルス発
生器１２０は動作する。いまパルス発生器１２０の繰り
返し周期を適切に選ぶと、スイッチＯＮ時に固定分周器
１１３で観測する位相誤差は、時間的にほぼ直線的に変
化するため、位相差がほぼ零となる時間が必ず存在でき
るようにすることができ、その時点でＰＬＬループスイ
ッチ１１０を投入することが可能となる。以」二は固定
分周回路出力の位相をシフトさせる方法であるが、可変
分周回路１０５の出力の位相シフトも同様な方法で実現
可能である。
Ｌ復帰時）にトリガーされる単安定マルチバイブレータ
１２２の出力とＯＲゲート１１了の出力をインバータ１
２３で反ｙ里 転した信号の論視瑣をＡＮＤゲート１２４でとって得ら
れる信号で制御される。この制御は切替時に位相が一致
しない時間だけＨレベルとなり、この期間だけパルス発
生器１２０は動作する。いまパルス発生器１２０の繰り
返し周期を適切に選ぶと、スイッチＯＮ時に固定分周器
１１３で観測する位相誤差は、時間的にほぼ直線的に変
化するため、位相差がほぼ零となる時間が必ず存在でき
るようにすることができ、その時点でＰＬＬループスイ
ッチ１１０を投入することが可能となる。以」二は固定
分周回路出力の位相をシフトさせる方法であるが、可変
分周回路１０５の出力の位相シフトも同様な方法で実現
可能である。
なお以上述べた切替時の制御回路は、はとんどすべて低
消費電力が可能な０ＭＯ３等のバイアスで構成できる。
消費電力が可能な０ＭＯ３等のバイアスで構成できる。
発明の効果
以上述べたように本発明は、ＰＬＬ動作、非ＰＬＬ動作
を行う方式の低消費電力シンセサイザの非ＰＬＬからＰ
ＬＬ動作切替時の同期引込みを瞬時に、かつ安定に行う
ものであり、無線機の誤動作を防止するうえで、その価
値は極めて大きいものである。
を行う方式の低消費電力シンセサイザの非ＰＬＬからＰ
ＬＬ動作切替時の同期引込みを瞬時に、かつ安定に行う
ものであり、無線機の誤動作を防止するうえで、その価
値は極めて大きいものである。
第１図は従来のＰＬＬ方式の周波数シンセサイザのブロ
ック結線図、第２図は本発明の一実施例における周波数
シンセサイザのブロック結線図である。 １ｏ１・・・・・・電圧制御発振器、１０６・・・・・
・可変分周回路、１０６．１１３・・・・・・位相比較
器、１０７・・・・・水晶発振器、１１０，１１１．１
２１・・・・・・スイッチ回路、１１４・・・・・・電
圧保持回路、１２ｏ・・−・・・パルス発生器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
ック結線図、第２図は本発明の一実施例における周波数
シンセサイザのブロック結線図である。 １ｏ１・・・・・・電圧制御発振器、１０６・・・・・
・可変分周回路、１０６．１１３・・・・・・位相比較
器、１０７・・・・・水晶発振器、１１０，１１１．１
２１・・・・・・スイッチ回路、１１４・・・・・・電
圧保持回路、１２ｏ・・−・・・パルス発生器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (3)
- （１）発振源としての第１の発振器、前記第１の発振器
の出力を分周するプリンスケーラ、前記プリンスケーラ
の出力を指定チャンネルに応じて分周する第１の分周器
、基準信号源としての第２の発振器、前記第２の発振器
の出力を分周する第２の分周器、前記第１ 、第２の分
周器の出力を比較する位相比較器、及び前記位相比較器
の出力を積分するループフィルタとを有するループ回路
と、前記ループ回路により形成されるループを前記ルー
プフィルタ、あるいは入力端において切断するスイッチ
手段と、非位相同期動作から位相同期動作に切替る際に
、前記第１．第２０分周器の位相を検出して、位相が一
致したときに前記スイッチ手段を制御して前記ループを
切断状態から接続状態にさせるスイッチ制御回路とを具
備する周波数シンセサイザ。 - （２） スイッチ制御回路はループ回路とは別に位相比
較器を有する特許請求の範囲第１項記載の周波数シンセ
サイザ。 - （３）非位相同期動作から位相同期動作に切替る際であ
って、第１．第２の分周器の出力位相がしていない場合
に、前記第１．第２０分周器のすくなくともいずれか一
方の位相をシフトさせ、両者の位相を一致させた後に、
スイッチ制御回路はスイッチ手段を制御してループ回路
におけるループを切続状態から接続状態にさせる特許請
求の範囲第１項記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105006A JPS60248022A (ja) | 1984-05-23 | 1984-05-23 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105006A JPS60248022A (ja) | 1984-05-23 | 1984-05-23 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60248022A true JPS60248022A (ja) | 1985-12-07 |
| JPH0472413B2 JPH0472413B2 (ja) | 1992-11-18 |
Family
ID=14395985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105006A Granted JPS60248022A (ja) | 1984-05-23 | 1984-05-23 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60248022A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245125A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | チューナ用ｐｌｌ回路 |
| JPS63311822A (ja) * | 1987-06-12 | 1988-12-20 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| JPS641330A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Frequency synthesizer |
| JPH01137726A (ja) * | 1987-10-17 | 1989-05-30 | Philips Gloeilampenfab:Nv | 電圧制御発振器を持つ位相制御ループ |
| JPH0233218A (ja) * | 1988-07-22 | 1990-02-02 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| US5008629A (en) * | 1988-06-20 | 1991-04-16 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
| US6173025B1 (en) | 1997-05-02 | 2001-01-09 | Nec Corporation | PLL frequency synthesizer using frequency dividers reset by initial phase difference |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5497310A (en) * | 1978-01-19 | 1979-08-01 | Nec Corp | Phase synchronizing circuit |
-
1984
- 1984-05-23 JP JP59105006A patent/JPS60248022A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472413B2 (ja) | 1992-11-18 |
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