KR950012957B1 - 아날로그 위상 고정 루프(pll)를 이용한 고안정도 동기회로 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000013016 damping Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 발명의 전체 구성도.
제 2 도는 위상검출기의 특성곡선도.
제 3 도는 2차 능동 필터 회로도.
제 4 도는 전압 제어 발진기의 특성도.
제 5 도는 동작모드 검출부의 블럭도.
제 6 도는 동작모드 검출부의 동작논리 표시도.
제 7 도는 시스템 클럭 선택부의 출력 선택 논리 표시도.
제 8 도는 모드별 시간 대 위상차 특성도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 표준신호 수신부 2,12 : 표준신호 손실 검출부
10 : 기준클럭 손실 검출부 3,13 : 기준클럭 선택기
6,18,4,14 : 분주기 5,15 : 위상 검출기
7,16 : 저대역 통과 필터 8,17 : 전압제어 발진기
17 : 동작 모드 검출부 20 : 시스템 클럭 선택부
본 발명은 광 CATV의 동기 장치에 있어서, 아날로그 위상고정루프(PLL)를 이용한 고안정도 동기회로에 관한 것이다.
본 발명의 목적은 전압제어 발진기(VCXO) 이득 특성이 판이한 전압 제어 발진기 2개를 이용하여, 입력조건에 따라 동작모드를 변화시키는 아날로그 PLL(Phase Locked Loop)회로를 이용하여 고안정도의 클럭을 얻도록한 동기회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 동기 장치의 기준신호로 사용되는 표준신호로서 주신호와 예비신호를 입력받아 클럭을 추출하는 이중화된 표준신호 수신수단과, 선로상에 장애에도 안정적으로 동작하기 위한 상기 이중화된 표준신호 수신수단이 1 : 1 절체기능을 기지도록 주신호와 예비신호의 손실상태를 검출하는 이중화된 표준신호 손실 검출 수단과, 상기 이중화된 표준신호 수신 수단에 연결되어 기준클럭의 손실을검출하는 기준클럭 손실 검출 수단과, 상기 기준 클럭 손실 검출수단에서 제공하는 제어신호에 따른 기준클럭을 선택하여 출력하는 이중화된 기준클럭 발생수단(C,D)과, 상기 이중화된 기준클럭 발생수단(C,D)의출력을 입력 받아 시스템 클럭을 발생시키는 이중화된 시스템 클럭 발생수단(A,B)과, 상기 이중화된 시스템 클럭 발생수단(A,B)의 각각에 입력이 연결되어 상기 시스템 클럭 발생수단(A,B)의 위상동기 상태를 검출하여 동작모드 결정하는 동작모드 검출수단과, 상기 동작모드 검출수단의 출력을 제어신호로서 입력받아 상기 이중화된 시스템 클럭 발생수단(A,B)의 두 출력중 안정된 클럭을 절체하여 최종적인 시스템 클럭을 출력하는 시스템 클럭 선택 수단을 구비하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 1 도는 본 발명의 전체적인 구성도로 표준 신호 수신부(1,11) 표준 신호손실 검출부(2,12), 기준클럭손실 검출부(10), 기준 클럭 발생부의 기준클럭선택기 발생부의 기준클럭선택기(3,13)와 분주기(4,14)에 시스템 클럭 발생부의 위상검출기(5,15), 저대역통과필터(7,16), 분주기(6,18), 전압제어발진기(8,17), 동작모드 검출부(17), 시스템 클럭 선택부(20)로 구성된다.
동기장치의 기준 신호로 사용되는 표준신호로 주신호와 예비신호 2개를 이중화된 표준신호 수신부(1,11)에서 받아 클럭을 추출하고, 이중화된 표준신호 손실검출부(2,12)에서 주신호와 예비신호의 손실상태를 검출하여, 선로상의 장애에도 안정적으로 동작하기 위해 표준신호수신부(1,11)가 1 : 1 절체 기능을 가지도록한다.
표준신호 수신부(1,11)는 1+1로 이중화 되어 있고, 이중화된 기준클럭 발생부(C,D)는 기준클럭 손실검출부(10)에서 추출된 제어신호로 기준클럭을 선택하여 발생시킨다. 상기 기준클럭 발생부(C,D)는 기준클럭선댁기(3,13)와 분주기(4,14)로 이루어져, 이중화된 기준클럭 선택기(3,13)에서 양질의 기준클럭을 선택한후 분주기(4,14)에서 분주하여 기준클럭을 만든다.
이중화된 시스템 클럭 발생부(A,B)는 위상 검출부(5,15), 저역 통과 필터(7,16), 분주기(6,18), 전압제어 발진기(8,19)로 구성된다.
전압 제어 발진기(8,19)와 저역 통과 필터(7,14)의 특성이 시스템 클럭의 특성을 좌우하게 되며, 진압 제어 발진기(8,19)와 저역 통과 필터(7,14)의 특성을 서로 다르게 설계하여 고안정도의 시스템 클럭발생부로만들고자 한다.
위상검출기(5,15)는 기준클럭(fr1,fr2)과 시스템 클럭(f1,f2)을 분주한 클럭(fc1,fc2)의 위상차를 검출하여 전압으로 출력해주는데, 상기 위상검출기(5,15)의 게인상수는 0.11V/rad로 특성곡선은 제 2 도와 같다.
분주기(6,16)는 시스템 클럭(fl, f2)을 분주하여 기준클럭(fr1,fr2)과 같은 주파수가 되도록 하며, 듀티가 50%가 되도록 분주기(4,14,6,18)를 설계한다.
저역 통과 필티(7,14)는 OP 앰프와 저항, 콘덴서로 구성된 2차 능동필터로 설계하며, 입력 신호에 포함된 지터 및 노이즈를 억압하고, PLL의 대역폭을 결정하는 주요 요소가 된다. 이중화된 저역 통과 필터중 하나의 저역 통과 필터(7)은 대역 폭은 좁게 즉 Q값은 크고, 댐핑 상수도 크도록 하였고, 다른 저역 통과필터(16)는 대역 폭은 크게즉 Q값은 작고, 댐핑상수도 작도록 제 3 도의 2차 능동 필터에서 저항(R1,R2)및 콘덴서(C)를 설계한다.
전압 제어 발진기(8,19)는 저역 통과 필터(7,16)에서 제공된 제어 전압에 따라 시스템 클럭을 발생시키는 소자로, 입력 제어 전압의 범위에 대한 출력 주파수의 범위가 정해지는 데 이를 전압 제어 발진기 이들이라 한다. 이 진압 제어 발진기 이득에 따라 PLL의 특성이 결정되어 진다. 전압 제어 발진기 이득이 작을수록 시스템 클럭의 주파수 특성은 양호하게 되나, PLL의 동기 유지 범위가 좁아져서, 입력 신호의 주파수 편차에 따라 동기 상태가 무너질 수 있다. 전압 제어 발진기 이득이 너무 커도 단위 입력 전압당 출력 주파수 변위량이 크게 되어 전압 제어 발진기 제어 전압에 포함된 작은 노이즈에 시스템 클럭이 변하게 되고, 주파수 특성이 좋지 않게 된다.
이중화된 시스템 클럭 발생부(A,B)에 사용되는 전압 제어 발진기(8,19)중 하나의 전압 제어발진기(8)는 게인상수가 작고, 다른 전압제어발진기(19)는 게인상수가 크도록 설계한다.
즉 제 4 도와 같이 전압 제어 발진기(8)는 전압 제어 발진기 제어 이득 및 온도 안정도(주파수 편차/온도 변화량)를 작게, 전압 제어 발진기(19)는 전압 제어 발진기 제어 이득 및 온도 안점도(주파수 편차/온도 변화량)를 크게 설계한다.
동작모드 검출부(17)는 상기 이중화된 시스템 클럭 발생부(A,B)의 위상 동기상태를 검출하여 동작모드를 결정하는 부분으로 제 5 도와 같이 위상차 검출기, 적분기, 비교기로 구성되어 있고, 동작모드 검출부(17)의 동작논리는 제 6 도와 같다.
시스템 클럭 선택부(20)는 동작모드검출부(17)의 제어신호에 의해 시스템 클럭 발생부(1,2)의 출력신호(f1,f2)중 안정된 클럭을 절체하여 시스템 클럭으로 출력시키는데, 출력 선택 논리는 제 7 도와 같다.
본 발명에서는 시스템 클럭 발생부(A,B)에 사용도는 전압 제어 발진기(8,19), 저익 통과 필터(7,16)의 특성을 상기에서 설명한 것 처럼 달리 설계하여, 입력 표준 신호에 따라 시스템 클럭 발생부의 동작 모드를 변화시켜 동기가 무너지지 않고, 주파수 특성도 양호한 고안정도의 시스템 클럭을 만들 수 있는 동기장치를 설계한다.
기준 클럭과 시스템 클럭사이의 위상차가 클 경우 즉 전원을 처음 켰을 경우나 표준 신호가 장애를 받았을 경우 주파수 특성은 좋지 않으나 동기 유지 범위가 크도록 모드 2에서 동작하여, 시스템 클럭 발생부(B)에서 발생시킨 f2가 시스템 클럭이 되며 제 8 도에서 영역 2이 된다.
기준 클럭과 시스템 클럭사이의 위상차가 작을 경우 즉 시스템 기준 클럭 및 표준 신호가 안정적으로 동작할 경우 주파수 특성이 안정되고 동기 유지 범위가 적도록 동작모드 1에서 동작하며, 시스템 클럭 발생부(B)에서 발생시킨 f1이 시스템 클럭이 되며 제 8 도에서 영역 1이 된다.
본 발명은 주요구성요소가 이중화 되어 있어 신뢰성이 우수하고, 시스템 클럭 발생부의 저대역 통과필터및 전압제어 발진기의 특성을 서로 달리 설계함으로써 위상차에 동작모드를 변화시킬 수 있어 시스템 클럭의 안정도를 향상시키는 효과가 있다.
Claims (6)
- 광 CATV에 사용되는 고안정 동기회로에 있어서, 동기 장치의 기준신호로 사용되는 표준신호로서 주신호와 예비 신호를 입력받아 클럭을 추출하는 이중화된 표준신호 수신수단(1,11)과, 선로상에 장애에도 안정적으로 동작하기 위한 상기 이중화된 표준신호 수신수단(1,11)이 1 : 1 절체기능을 기지도록 주신호와 예비신호의 손실상태를 검출하는 이중화된 표준신호 손실 검출 수단(2,12)과, 상기 이중화된 표준신호 수신수단(1,11)에 연결되어 기준클럭의 손실을 검출하는 기준클럭 손실 검출수단(10)와, 상기 기준 클럭 손실 검출수단(10)에서 제공하는 제어신호에 다른 기준클럭을 선택하여 출력하는 이중화된 기준클럭 발생수단(C,D)과, 상기 이중화된 기준클럭 발생수단(C,D)의 출력을 입력 받아 시스템 클럭을 발생시키는 이중화된 시스템 클럭 발생수단(A,B)과, 상기 이중화된 시스템 클럭 발생수단(A,B)의 각각에 입력이 연결되어 상기 시스템 클럭 발생수단(A,B)의 위상동기 상태를 검출하여 동작모드를 결정하는 동작모드 검출수단(17)과 상기 동작모드 검출수단(17)의 출력을 제어신호로서 입력받아 상기 이중화된 시스템 클럭 발생수단(A,B)의 두 출력중 안정된 클럭을 절체하여 최종적인 시스템 클럭을 출력하는 시스템 클럭 선택 수단(20)을 구비하는 것을 특징으로 하는 고안정 동기 회로.
- 제 1 항에 있어서, 상기 기준클럭 발생수단(C,D)은, 상기 표준신호 수신수단(1,11)에서 출력하는 기준클럭을 선택하는 기준클럭 선택기(3,13)와, 상기 기준 클럭 선택기(3,13)의 출력을 분주하는 분주기(4,14)를 구비하는 것을 특정으로 하는 고인정 동기 회로.
- 제 1 항에 있어서, 상기 시스템 클럭 발생 수단(A,B)은, 상기 기준클럭 발생수단(C,D)의 출력인 기준클럭과 자체의 출력인 시스템 클럭을 분주한 클럭의 위상차를 검출하여 전압으로서 출력하는 위상검출기(5,15)와, 상기 위상검출기(5,15)의 출력을 입력받아 지터 및 노이즈를 억압하여 출력하는 저역통과 필터(7,16)와, 상기 서역통과필터(7,16)의 출력을 입력받아 시스템 클럭을 발생시키는 전압제어 발진기(8,19)와,상기 전압제어 발진기(8,19)의 출력을 입력받아 분주한 후 상기 위상검출기(5,15)로 제공하는 분주기(6,18)을 구비한 것을 특징으로 하는 고안정 동기 회로.
- 제 3 항에 있어서, 상기 저역통화필터(7,16)는, 연산 증폭기(OP 앰프), 저항, 콘덴서로 구성되는 2차 능동필터인 것을 특징으로 하는 고안정 동기 회로.
- 제 3 항에 있어서, 상기 전압제어 발진기(8,19)중 하나는 이득(Gain)상수가 크고, 다른 하나는 이득상수가 적도록 설계되는 것을 특징으로 하는 고안정 동기 회로.
- 제 3 항에 있어서, 상기 저역통과 필터(7,16)중 하나는 대역폭이 크고, 다른 하나는 대역폭이 작도록 설계되는 것을 특징으로 하는 고안정 동기 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026075A KR950012957B1 (ko) | 1992-12-29 | 1992-12-29 | 아날로그 위상 고정 루프(pll)를 이용한 고안정도 동기회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026075A KR950012957B1 (ko) | 1992-12-29 | 1992-12-29 | 아날로그 위상 고정 루프(pll)를 이용한 고안정도 동기회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940017232A KR940017232A (ko) | 1994-07-26 |
| KR950012957B1 true KR950012957B1 (ko) | 1995-10-23 |
Family
ID=19347203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920026075A KR950012957B1 (ko) | 1992-12-29 | 1992-12-29 | 아날로그 위상 고정 루프(pll)를 이용한 고안정도 동기회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950012957B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507880B1 (ko) * | 2000-05-31 | 2005-08-17 | 매그나칩 반도체 유한회사 | 개선된 위상고정루프 회로 |
-
1992
- 1992-12-29 KR KR1019920026075A patent/KR950012957B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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