KR100507880B1 - 개선된 위상고정루프 회로 - Google Patents

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Abstract

본 발명은 단일 PLL을 구비하여 마스터 클럭 신호 및 주변 클럭 신호를 생성하고, 전원 인가 시 외부로부터의 리셋 신호없이 위상고정동작을 수행하여 적용되는 시스템의 하드웨어를 줄일 수 있는 위상고정루프 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 주기적인 발진 신호 및 제어 데이터에 응답하여 마스터 클럭 신호 및 주변 소자에 필요한 주변 클럭 신호를 출력하고, 상기 마스터 클럭 신호와 상기 주변 클럭 신호가 동기되도록 제어하는 위상고정루프 회로에 있어서, 상기 발진 신호의 주파수 조절에 의한 예비 마스터 클럭 신호를 출력하고, 상기 제어 데이터의 변화에 응답된 상태제어 신호를 출력하는 아날로그 논리 회로부; 상기 아날로그 논리 회로부로부터의 예비 마스터 클럭 신호를 버퍼링하여 상기 마스터 클럭 신호를 출력하고, 상기 아날로그 논리 회로부로부터의 상태제어 신호에 응답하여 상기 마스터 클럭 신호의 출력 타이밍을 제어하는 클럭 제어 논리 회로부; 및 상기 클럭 제어 논리부로부터의 마스터 클럭 신호를 처리하여 상기 주변 클럭 신호를 출력하는 비중첩 클럭 발생 회로부를 포함한다.

Description

개선된 위상고정루프 회로{IMPROVED PHASE-LOCKED LOOP CIRCUIT}
본 발명은, 클럭 생성 장치에 관한 것으로, 특히 1개의 위상고정루프(Phase-Locked-Loop, 이하 PLL이라 함) 회로를 사용하여 마스터 클럭(master clock) 및 주변 클럭 신호(peri clock)를 생성하는 위상고정루프 회로에 관한 것이다.
도 1은 종래의 PLL 회로를 포함한 시스템을 간략히 블록으로 도시한 것으로, 도면에 도시된 바와 같이 종래에는 PLL(PLL1, PLL2)(11, 12)이 구비되어, 하나의 PLL(11)이 마스터 클럭 신호(Master clock)를 생성하여 중앙처리장치(CPU)(13)로 입력하는 한편, 또다른 PLL(12)이 주변 클럭 신호(peri clock)를 생성하여 주변회로(PERI)(14)로 입력한다. 각각의 PLL(11, 12)은 외부로부터의 주기적인 발진 신호(xtal)에 응답하여 해당 클럭 신호를 생성하고, 전원 인가시 외부로부터의 리셋 신호(reset)에 의하여 위상고정동작을 수행한다.
이러한 종래의 시스템에서는 마스터 클럭 신호와 주변 클럭 신호를 생성하기 위해 각각의 PLL 회로를 구비하고, 각각의 PLL이 전원 온 시 외부로부터 인가되는 리셋 신호(reset)에 의해 위상고정동작이 제어됨으로써 하드웨어가 방대해지는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 단일 PLL을 구비하여 마스터 클럭 신호 및 주변 클럭 신호를 생성하고, 전원 인가 시 외부로부터의 리셋 신호없이 위상고정동작을 수행하여 적용되는 시스템의 하드웨어를 줄일 수 있는 위상고정루프 회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 주기적인 발진 신호 및 제어 데이터에 응답하여 마스터 클럭 신호 및 주변 소자에 필요한 주변 클럭 신호를 출력하고, 상기 마스터 클럭 신호와 상기 주변 클럭 신호가 동기되도록 제어하는 위상고정루프 회로에 있어서, 상기 발진 신호의 주파수 조절에 의한 예비 마스터 클럭 신호를 출력하고, 상기 제어 데이터의 변화에 응답된 상태제어 신호를 출력하는 아날로그 논리 회로부; 상기 아날로그 논리 회로부로부터의 예비 마스터 클럭 신호를 버퍼링하여 상기 마스터 클럭 신호를 출력하고, 상기 아날로그 논리 회로부로부터의 상태제어 신호에 응답하여 상기 마스터 클럭 신호의 출력 타이밍을 제어하는 클럭 제어 논리 회로부; 및 상기 클럭 제어 논리부로부터의 마스터 클럭 신호를 처리하여 상기 주변 클럭 신호를 출력하는 비중첩 클럭 발생 회로부를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.도 2 내지 도 7을 참조하면, 본 발명에 따른 위상고정루프 회로는, 주기적인 발진 신호(Xtal) 및 제어용 데이터(data_in)를 입력받아 처리하여, 주기적인 발진 신호(Xtal)에 상응하는 마스터 클럭 신호(mck'), 및 주변 소자에 필요한 주변 클럭 신호들(phi1, phi2)을 출력하고, 마스터 클럭 신호(mck')와 주변 클럭 신호들(phi1, phi2)이 동기되도록 제어하는 회로로서, PLL 아날로그 논리부(21), 클럭 제어 논리부(23), 비중첩 클럭 발생부(24), PLL-데이터 레지스터 논리부(22) 및 오디오용 클럭 분리부(25)를 포함한다.구체적으로, 본 발명에 따른 위상고정루프 회로는, 주기적인 발진 신호(Xtal)와 위상고정루프 데이터(plldata)를 입력받고, 데이터(plldata)에 따라 주기적인 발진 신호(Xtal)에 대응하는 예비적 마스터 클럭 신호(mck'')를 생성하는 PLL 아날로그 논리부(21)와, 데이터(plldata)가 업데이트(update)된 후 데이터(plldata)가 안정하게 되면, 예비적 마스터 클럭 신호(mck'')의 폴링에지(falling edge)에 동기되어 마스터 클럭 신호(mck')를 출력하거나, 안정하지 않고 불안정하게 되면, 클럭신호(CLKI1)에 따라 마스터 클럭 신호(mck')를 출력하는 클럭 제어 논리부(23)와, 마스터 클럭 신호(mck')를 입력받아 2개의 서로 다른 위상을 갖는 주변 클럭 신호(phi1, phi2)를 출력하는 비중첩 클럭 발생부(24)와, 예비적 클럭 신호(mck'')와 데이터(plldata)를 이용하여 클럭신호(CLKS, CLK2)에 따라 클럭을 분리시켜 오디오 신호들을 생성하는 오디오용 클럭 분리부(25)와, 입력 데이터(data_in)를 입력받아 셋팅시켜 데이터(plldata)를 생성하여 출력하는 PLL-데이터 레지스터 논리부(22)를 포함한다.
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도 2, 도 3 및 도 7을 참조하면, PLL 아날로그 논리부(21)는 발진 신호(Xtal)의 주파수를 조정함과 동시에 개별 위상고정루프를 통과시켜 예비적 마스터 클럭 신호(mck'')를 출력하고, 입력 데이터(data_in)의 변화에 대응하여 도 7에 도시된 바와 같은 상태 제어 신호(wrpll) 및 위상제어 신호(oready)를 출력한다. 도 3에 도시된 주파수 조정부 발진 신호(Xtal)의 주파수를 PLL-데이터 레지스터 논리부(22)로부터의 데이터(plldata)에 따라 조정하여, 그 결과의 발진 신호(vcoin)를 위상 검출부(211)로 출력한다. 이에 따라, 발진 신호(vcoin)는 위상고정루프를 구성하는 L/F(212), VCO(전압제어발진기, 213)을 통해 안정화 또는 가변되어 예비적 마스터 클럭 신호(mck'')로 출력된다. 또한, 위상 검출부(211)는 위상검출 신호(oread)를 출력한다.
도 2, 도 4 및 도 7을 참조하면, 클럭 제어 논리부(23)는, PLL 아날로그 논리부(21)로부터의 예비적 마스터 클럭 신호(mck'')를 버퍼링하여 마스터 클럭 신호(mck')를 출력하고, PLL 아날로그 논리부(21)로부터의 상태제어 신호(wrpll)에 따라 마스터 클럭 신호(mck')의 출력 시점을 조정한다. 이와 같은 동작을 위하여, PLL 아날로그 논리부(21)로부터의 위상제어 신호(oready)가 추가적으로 클럭 제어 논리부(23)에 입력되고, 외부로부터의 클럭 신호들(CLKs, CLKI1)이 클럭 제어 논리부(23)에 입력된다. 상태제어 신호(wrpll)는 버퍼(232), RS 플립-플롭(231), 버퍼(233), 앤드 게이트(234) 및 멀티플렉서(235)를 통하여 마스터 클럭 신호(mck')의 출력 시점을 조정한다. 예컨대, 상태제어 신호(wrpll)가 하이(High)일 때, RS 플립-플롭(231)가 리셋(reset)되고, 예비적 마스터 클럭 신호(mck'')의 폴링에지에서 마스터 클럭 신호(mck')를 홀딩(holding)시킨다. 또한, 위상제어 신호(oready)가 하이이고, 상태제어 신호(wrpll)가 로우(Low)일 때, RS 플립-플롭(231)이 셋(set)되어 예비적 마스터 클럭 신호(mck'')의 폴링에지에서 마스터 클럭 신호(mck')를 출력한다. 여기서, 예비적 마스터 클럭 신호(mck'')를 홀딩하는 시점은 데이터(plldata)의 레지스터 값이 업데이트될 때이다. 또한, 마스터 클럭 신호(mck')를 출력(resume)하는 시점은 업데이트된 데이터가 안정될 때이다. 한편, PLL 아날로그 논리부(21)가 제대로 동작하지 않은 경우에는 외부에서 입력된 클럭신호(CLKI1)로 마스터 클럭 신호(mck')를 생성한다.
도 2, 도 5 및 도 7을 참조하면, 비중첩 클럭 발생부(24)는 마스터 클럭 신호(mck')를 이용하여 서로 중첩되지 않도록 2개의 위상을 갖는 주변 클럭 신호(phi1, phi2)를 출력한다. 보다 상세하게는, 클럭 제어 논리부(23)로부터의 마스터 클럭 신호(mck')는 버퍼(241)와 앤드 게이트(242)를 통하여 제1 주변 클럭 신호(phi1)를 발생시킨다. 또한, 이 마스터 클럭 신호(mck')는 반전기(243), 버퍼(244)와 앤드 게이트(245)를 통하여 제2 주변 클럭 신호(phi2)를 발생시킨다. 즉, 서로 다른 위상을 갖는다.
도 1을 참조하면, 오디오용 클럭 분리부(25)는, PLL 아날로그 논리부(21)로부터의 예비적 마스터 클럭 신호(mck'')와, 클럭신호(CLKS, CLKI2)와, 데이터(plldata)를 이용하여 오디오용 클럭 신호들을 발생시킨다.
도 2, 도 6 및 도 7을 참조하면, PLL-데이터 레지스터 논리부(22)는, 입력 데이터(data_in)를 셋팅시키는 일련의 레지스터(602, 606, 608, 610, 611)를 포함한다. 파워(power)가 온(ON)되었을 때, 입력되는 입력 데이터(data_in)가 불안정하면 상수 데이터(PDV, Predefined constant Value)를 입력시켜 레지스터(602, 606, 608, 610, 611)를 초기화시킨다.
초기화를 위한 상수 데이터(PDV)는 각 멀티플렉서(6012, 605, 607, 609)에 상시 입력된다. 여기서, 버퍼(612)로 입력되는 데이터(plldata)가 불안정하면, 앤드 게이트(615)가 이상 신호(invalid)를 발생시킨다. 이에 따라, 초기화를 위한 상수 데이터(PDV)는 각 멀티플렉서(6012, 605, 607, 609)를 통하여 각 레지스터(602, 606, 608, 611)로 입력된다. 또한, 이상 신호(invalid)가 발생하면, 외부에서의 리셋(reset)없이도 상수 데이터(PDV)에 의해 PLL의 동작을 동기(locking)시킬 수 있다.
한편, 도 7에 도시된 바와 같이 데이터가 업데이트되면, 새로 입력된 레지스터(602)에 있는 데이터와 레지스터(606)에 있는 기존 데이터를 비교하고, 그 비교결과, 서로 다르면 상태제어 신호(wrpll)을 발생시킨다. 이를 통해, 예비적 마스터 클럭 신호(mck'')의 폴링에지에서 마스터 클럭 신호(mck')를 홀딩하고 있다가, 업데이트된 데이터가 안정화되면, 예비적 마스터 클럭 신호(mck'')의 폴링에지에서 마스터 클럭 신호(mck')를 출력한다.
상기와 같은 일련의 과정에 의하여 완벽한 동기(locking)가 수행될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 동기된 마스터 클럭 신호와 주변 클럭 신호들을 모두 발생시키면서 자체적인 동기 기능을 가진 위상고정루프 회로를 제공할 수 있으므로, 적용되는 시스템의 하드웨어를 줄일 수 있다.
도 1은 종래의 PLL 회로를 포함한 시스템을 간략히 블록으로 도시한 도면.
도 2는 본 발명의 일실시예에 따른 위상고정루프 회로에 대한 블록도.
도 3은 본 발명의 일실시예에 따른 상기 도 2의 PLL 아날로그 논리부에 대한 블록도.
도 4는 본 발명의 일실시예에 따른 상기 도 2의 클럭 제어 논리부에 대한 블록도.
도 5는 본 발명의 일실시예에 따른 상기 도 2의 비중첩 클럭 발생부에 대한 블록도.
도 6은 본 발명의 일실시예에 따른 상기 도 2의 PLL-데이터 레지스터 논리부에 대한 블록도.
도 7은 본 발명의 일실시예에 따른 위상고정루프 회로의 신호 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11, 12 : 위상고정루프 소자 13 : 중앙처리장치
14 : 주변회로 21 : PLL 아날로그 논리부
22 : PLL-데이터 레지스터 논리부 23 : 클럭 제어 논리부
24 : 비중첩 클럭 발생부 25 : 오디오용 클럭 분리부
31, 214 : 주파수 조정부 211 : 위상 검출부
212 : 저역통과 필터 213 : 전압조정 발진부

Claims (4)

  1. 주기적인 발진 신호 및 제어 데이터에 응답하여 마스터 클럭 신호 및 주변 소자에 필요한 주변 클럭 신호를 출력하고, 상기 마스터 클럭 신호와 상기 주변 클럭 신호가 동기되도록 제어하는 위상고정루프 회로에 있어서,
    상기 발진 신호의 주파수 조절에 의한 예비 마스터 클럭 신호를 출력하고, 상기 제어 데이터의 변화에 응답된 상태제어 신호를 출력하는 아날로그 논리 회로부;
    상기 아날로그 논리 회로부로부터의 예비 마스터 클럭 신호를 버퍼링하여 상기 마스터 클럭 신호를 출력하고, 상기 아날로그 논리 회로부로부터의 상태제어 신호에 응답하여 상기 마스터 클럭 신호의 출력 타이밍을 제어하는 클럭 제어 논리 회로부; 및
    상기 클럭 제어 논리부로부터의 마스터 클럭 신호를 처리하여 상기 주변 클럭 신호를 출력하는 비중첩 클럭 발생 회로부
    를 포함하여 이루어지는 위상고정루프 회로.
  2. 제1항에 있어서,
    상기 제어 데이터를 입력받는 다수의 레지스터들을 구비하여, 상기 레지스터들을 통과하는 상기 제어 데이터가 불안정할 때 상기 다수의 레지스터들을 초기화시키는 데이터 레지스터 논리 회로부
    를 더 포함하여 이루어지는 위상고정루프 회로.
  3. 제1항에 있어서,
    상기 아날로그 논리 회로부로부터의 예비적 마스터 클럭 신호를 입력받아 오디오용 클럭 신호들을 발생시키는 오디오용 클럭 분리 수단
    을 더 포함하여 이루어지는 위상고정루프 회로.
  4. 제2항에 있어서,
    상기 발진 신호의 주파수를 상기 데이터 레지스터 논리부로부터의 제어 데이터에 응답하여 조정하고, 조정된 발진 신호를 상기 아날로그 논리 회로부로 출력하는 주파수 조정 수단
    을 더 포함하여 이루어지는 위상고정루프 회로.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR940017232A (ko) * 1992-12-29 1994-07-26 양승택 아날로그 위상 고정 루프(pll)를 이용한 고안정도 동기회로
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KR19990014219A (ko) * 1997-07-28 1999-02-25 빈센트 비. 인그라시아 클록 생성 방법 및 장치

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