KR101239586B1

KR101239586B1 - 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한방법 및 장치

Info

Publication number: KR101239586B1
Application number: KR1020067023562A
Authority: KR
Inventors: 가브리엘 알프레드 에데
Original assignee: 톰슨 라이센싱
Priority date: 2004-05-13
Filing date: 2005-05-05
Publication date: 2013-03-05
Also published as: MY146736A; CN1954492B; EP1745546A2; JP2007537675A; WO2005114845A3; US7714631B2; EP1745546A4; CN1954492A; WO2005114845A2; US20090009221A1; KR20070011471A

Abstract

복수의 출력 클록 신호를 생성하기 위한 클록 발생기에 있어서, PLL로부터 클록 발생기에 제공된 지터 입력 클록의 존재하에 클록 발생기를 입력 기준 클록에 동기화하기 위한 장치 및 방법이 제공된다. 클록 발생기와 PLL은 각각 동일한 비율을 갖는 분할기를 갖는다. 본 장치는 동기화기(205) 및 상태 머신(210)을 포함한다. 동기화기는 입력 기준 클록과 지터 입력 클록을 수신하고, 이로부터 지터 입력 클록에 대하여 동기화된 입력 클록 신호를 생성한다. 상태 머신은 동기화된 입력 클록 신호와 지터 입력 클록을 수신하고, 지터 입력 클록을 이용하여 동기화된 입력 클록 신호와 동기화하고, 지터 입력 클록이 미리 정의된 최대 수의 클록 폭에 달하는 지터를 갖는 경우 재동기화 동작을 금지한다.

클록 발생기, PLL, 지터, 동기화, 상태 머신

Description

지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한 방법 및 장치{METHOD AND APPARATUS FOR SYNCHRONIZING A CLOCK GENERATOR IN THE PRESENCE OF JITTERY CLOCK SOURCES}

본 발명은 일반적으로 클록 발생기에 관한 것으로서, 특히 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한 방법 및 장치에 관한 것이다.

디지털 집적회로(IC)의 설계 시, 더 낮은 주파수 기준 클록으로부터 높은 주파수 클록을 생성하는 것이 종종 필요하다. 흔히, 데이터는 기준 주파수로 IC에 입력되지만, IC 내의 논리는 훨씬 더 높은 주파수로 클록될 필요가 있다. 통상, 더 높은 주파수 클록은 PLL(phase-locked loop)을 이용하여 얻는다. 예를 들어, IC에서는, 클록 발생기를 적절히 위상 동기화하기 위해 PLL에서 분할기 상태를 참조(로크)하는 클록 발생기 블록을 이용한다. 클록 발생기를 동기화/위상 동기화하는 수단은, PLL 외부에서 PLL 분할기 상태를 관찰할 수 없을 때 더 어렵게 된다. 벤더로부터 PLL 구매 시, PLL의 분할기 상태를 관찰할 수 없는 통상의 경우가 발생할 수 있다. 벤더는, ASIC(application specific integrated circuit) 설계 시 최적화되고 디버그되어 배치되는 모든 PLL 컴포넌트를 갖는 미리 레이아웃된 실리콘 섹션을 제공한다. 직관적으로, 데이터를 PLL 클록의 위상 중 하나와 동기화하는 것을 쉬운 일이지만, PLL이 입력 기준 클록에 관하여 시간 지터 또는 원더(wander)(이하, "지터")를 갖는다는 사실 때문에 문제가 발생한다. 통상, 시간 지터는 매우 작다. 그럼에도, 지터로 인해 동기화기는 PLL로부터의 고주파수 클록과 기준 주파수 간의 순간 위상 차이에 기초하여 클록 발생기 상태 머신을 주기적으로 다시 위상 동기화한다.

따라서, 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한 방법 및 장치를 갖는 것이 바람직하고 매우 유리하다.

본 발명은 종래 기술의 이들 및 다른 결점과 불이익을 다루고, 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한 방법 및 장치에 관한 것이다.

본 발명의 양상에 따르면, 복수의 출력 클록 신호를 생성하기 위한 클록 발생기에서, PLL로부터 클록 발생기에 제공된 지터 입력 클록의 존재하에 클록 발생기를 입력 기준 클록에 동기화하기 위한 장치가 제공된다. 클록 발생기와 PLL은 각각 동일한 비율을 갖는 분할기를 갖는다. 본 장치는 동기화기 및 클록 발생기 상태 머신을 포함한다. 동기화기는 입력 기준 클록과 지터 입력 클록을 수신하고, 이로부터 지터 입력 클록에 대하여 동기화된 입력 클록 신호를 생성하기 위한 것이다. 클록 발생기 상태 머신은 동기화된 입력 클록 신호와 지터 입력 클록을 수신하고, 지터 입력 클록을 이용하여 동기화된 입력 클록 신호와 동기화하고, 지터 입력 클록이 미리 정의된 최대 수의 클록 폭에 달하는 지터를 갖는 경우 재동기화 동작을 금지하기 위한 것이다.

본 발명의 또 다른 양상에 따르면, 복수의 출력 클록 신호를 생성하기 위한 클록 발생기에서, PLL로부터 클록 발생기에 제공된 지터 입력 클록의 존재하에 입력 기준 클록에 클록 발생기를 동기화하기 위한 방법이 제공된다. 클록 발생기와 PLL은 각각 동일한 비율을 갖는 분할기를 갖는다. 입력 기준 클록과 지터 입력 클록이 수신된다. 동기화된 입력 클록 신호는 이로부터 지터 입력 클록에 대하여 생성된다. 동기화된 입력 클록 신호는 지터 입력 클록을 이용하여 동기화된다. 재동기화 동작은, 지터 입력 클록이 미리 정의된 최대 수의 클록 폭에 달하는 지터를 갖는 경우, 금지된다.

첨부된 도면과 함께, 예시적인 실시예의 다음 상세한 설명으로부터 본 발명의 이들 및 다른 양상, 특징 및 이점을 명확하게 알 수 있다.

다음 예시적인 도면을 참조하여 본 발명을 더 잘 이해할 수도 있다.

도 1은 본 발명의 예시적인 실시예에 따른, 본 발명이 적용될 수도 있는 예시적인 PLL 시스템에 대한 블록도를 나타낸다.

도 2는 본 발명의 예시적인 실시예에 따른, 도 1의 클록 발생기(120)를 더 설명한 블록도를 나타낸다.

도 3은 본 발명의 예시적인 실시예에 따른, 클록 발생기 상태 머신에 대한 상태도를 나타낸다.

도 4는 본 발명의 예시적인 실시예에 다른, 도 1의 시스템(100)에서 신호에 대한 타이밍도를 나타낸다.

도 5는 본 발명의 예시적인 실시예에 따른, 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한 흐름도를 나타낸다.

본 발명은 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한 방법 및 장치에 관한 것이다. 유리하게도, 본 발명은, 클록 발생기가 기준 클록에 대하여 장기간으로는 로크되지만, 단기간으로는 원더하는 클록을 이용하는 경우, 입력 기준 클록에 클록 발생기를 동기화하기 위한 장치 및 방법을 제공한다. 즉, 본 발명은 외부 PLL에서 생성된 클록을 갖는 디지털 시스템에서 클록 발생기를 동기화하기 위한 장치 및 방법을 제공하는 것이다. 본 발명은, PLL에서 분할기와 클록 발생기를 적절히 위상 동기화할 필요가 있지만, PLL의 내부 클록 분할기 신호를 관찰할 수 없거나 이용할 수 없는 경우, 더 낮은 주파수 클록으로부터 높은 주파수 클록을 생성하는 데 PLL을 이용하는 문제를 해결한다.

본 설명은 본 발명의 원리를 설명한다. 이에 따라, 당해 기술분야의 당업자는, 여기서 명시적으로 설명되거나 도시되지는 않더라도, 본 발명의 원리를 구현하고 그 사상과 범위 내에 포함되는 여러 장치를 고안할 수 있다.

여기서 상술된 모든 예와 조건부 용어는, 교육적인 목적으로 본 발명의 원리와 발명자에 의한 당해 기술분야 진보에 기여하는 개념을 독자가 이해하는 것을 돕기 위한 것으로, 특정 인용된 예와 조건에 제한되지 않는 것으로서 해석되어야 한다.

또한, 여기서, 본 발명의 원리, 양상 및 실시예뿐만 아니라 그 특정 예를 기 술하는 모든 문장은 그 구조적 및 기능적 등가물을 모두 포함하기 위한 것이다. 또한, 상기 등가물은 현재 공지된 등가물뿐만 아니라 장래에 개발될 등가물, 즉, 구조에 관계없이 같은 기능을 수행하는 어떤 진보된 요소도 포함하기 위한 것이다.

따라서, 예를 들어, 당해 기술분야의 당업자는, 여기서 제시된 블록도가 본 발명의 원리를 구현한 예시적인 회로의 개념도를 표현한다는 것을 알 수 있다. 이와 유사하게, 어떤 흐름도나, 상태 전이도, 유사 부호 등도, 컴퓨터 판독가능 매체에 충분히 표현되어 컴퓨터나 프로세서에 의해 실행될 수도 있는 여러 프로세스를, 컴퓨터나 프로세서가 명시적으로 도시되는지에 관계없이 표현한다.

도면에 도시된 여러 요소의 기능은 적당한 소프트웨어와 함께 소프트웨어를 실행할 수 있는 하드웨어뿐만 아니라 전용 하드웨어를 이용하여 제공될 수도 있다. 프로세서에 의한 제공 시, 상기 기능은 단일 전용 프로세서, 단일 공용 프로세서, 또는 그 일부를 공유할 수도 있는 복수의 개별 프로세서에 의해 제공될 수도 있다. 또한, "프로세서"나 "컨트롤러"란 용어의 명시적 사용은 소프트웨어를 실행할 수 있는 하드웨어만을 지칭하는 것으로 해석되어서는 안 되고, 제한 없이, 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 ROM, RAM 및 비휘발성 저장장치를 암시적으로 포함할 수도 있다.

또한, 종래 및/또는 통상의 다른 하드웨어를 포함할 수도 있다. 이와 유사하게, 도면에 도시된 어떤 스위치도 단지 개념적이다. 그 기능은 프로그램 논리의 연산, 전용 논리, 프로그램 제어와 전용 논리의 상호작용을 통하여 또는 수동으로 실행될 수도 있고, 컨택스트에서 더 명확하게 알 수 있는 바와 같이, 특정 기술은 구현자에 의해 선택가능하다.

여기서 개시된 요소 중 일부의 경우, 본 발명을 구현하는 데 이용되지 않는 그 몇몇 공지된 입력과 출력은 간략과 명료를 위해 여기서 언급되지 않을 수도 있음을 이해해야 한다. 예를 들어, 본 발명이 필요로 하지 않는 경우, 설정 및/또는 리셋과 같은 레지스터 입력과, Q 상보와 같은 레지스터 출력을 언급하지 않을 수도 있다. 물론, 예를 들어, 두 개의 인버터를 직렬로 출력 다음에 추가하여 동일한 출력을 얻는 것과 같은 등가물은 본 발명에 의해 포함된다. 당해 기술분야의 당업자가 쉽게 알 수 있는 바와 같이, 이들 및 다른 등가물은 본 발명에 의해 포함된다.

본 발명의 청구범위에서, 특정 기능을 수행하기 위한 수단으로서 표현된 어떤 요소도, 예를 들어, a) 그 기능을 수행하는 회로 요소의 조합 또는 b) 임의 형태의 소프트웨어를 포함한 그 기능을 수행하는 어떤 방법도 포함하므로, 그 소프트웨어를 실행하여 기능을 수행하기 위한 적당한 회로와 조합된, 펌웨어나, 마이크로코드 등을 포함하기 위한 것이다. 청구범위에 의해 정의된 바와 같은 본 발명은, 여러 상술한 수단에 의해 제공된 기능성이 청구범위가 요구하는 방식으로 함께 조합 및 결합된다는 사실에 존재한다. 따라서, 출원인은 여기서 설명된 것과 등가인 그 기능성을 제공할 수 있는 어떤 수단도 고려한다.

이하, 도 1을 참조하면, 본 발명이 적용될 수도 있는 예시적인 PLL 시스템을 일반적으로 참조 부호 "100"으로 표시한다. 시스템(100)은 입력 레지스터(105), 기준 클록(110), PLL(115), 클록 발생기(120) 및 입중계 레지스터(125)를 포함한 다.

입력 레지스터(105)는 D 입력, 클록 입력 및 Q 출력을 포함한다. 입중계 레지스터(125)는 D 입력, 클록 입력 및 Q 출력을 포함한다.

시스템(100)의 입력은 입력 레지스터(105)의 D 입력과 신호 통신하여 접속된다. 시스템(100)의 입력은 비동기화된 데이터를 수신하기 위한 것이다.

기준 클록(110)의 출력은 입력 레지스터(105)의 클록 입력, PLL(115)의 입력 및 클록 발생기(120)의 제1 입력과 신호 통신하여 접속된다. 또한, 여기서, 기준 클록(110)의 출력은 "1x_CLK_IN"과 "원래 기준 클록"으로도 지칭된다. PLL(115)의 출력은 클록 발생기(120)의 제2 입력과 신호 통신하여 접속된다. 또한, 여기서, PLL(115)의 출력은 N*CLK_IN으로서 지칭된다.

입력 레지스터(105)의 Q 출력은 입중계 레지스터(125)의 D 입력과 신호 통신하여 접속된다. 입중계 레지스터(125)의 Q 출력은 시스템(100)에 대하여 추가 처리를 계속 진행한다. 통상, 추가 처리는 추가 처리 블록(199)에 의해 표시된다.

클록 발생기(120)의 제1 출력(1x_CLK_OUT)은 입중계 레지스터(125)의 클록 입력과 신호 통신하여 접속되고, 추가 처리(추가 처리 블록(199))를 계속 진행한다.

클록 발생기(120)의 제2 내지 제N 출력(2x_CLK_OUT 내지 Nx_CLK_OUT)은 추가 처리(추가 처리 블록(199))를 계속 진행한다. 클록 발생기(120)의 제2 내지 제N 출력은 클록 발생기의 출력(1x_CLK_OUT)과 코히런트/로크된다.

예시 및 명료를 위해, 다음 설명에서는, 설명을 쉽게 하기 위해, 고주파수 클록(N*CLK_IN)은 입력 기준 클록(1x_CLK_IN)의 주파수의 6배 주파수로 동작하는 것으로 가정한다(따라서, N=6). 그러나 본 발명은 이전 클록 속도, 그 배수 및 주파수 비율에 한정되지 않으므로, 본 발명의 사상을 유지하면서, 본 발명에 따라 다른 클록 속도, 그 배수 및 주파수 비율도 이용할 수도 있음을 알 수 있다.

DATA_IN 데이터는 1X_CLK_IN에서 클록된다. DATA_IN이 단일 레지스터로부터 출력되는 것으로 도시되어 있지만, 아날로그-디지털 컨버터(ADC)를 포함한, 입력 기준(기준 클록(120))과 클록되는 어떤 다른 요소로부터 출력될 수 있고, 이에 한정되지 않음을 알 수 있다. 추가 처리 블록(199) 내의 논리는 그 연산 시 더 높은 주파수를 필요로 하므로, PLL(115)을 이용하여 고주파수 클록(N*CLK_IN)을 생성한다. 원래 기준 클록(1X_CLK_IN)뿐만 아니라 고주파수 클록(N*CLK_IN)도 클록 발생기(120)에 공급되어, 출력 클록(1X_CLK_OUT, 2X_CLK_OUT,..., NX_CLK_OUT 등)을 적절히 위상 동기화한다. 클록 발생기(120)의 목적은 그 출력 클록을 1X_CLK_IN 기준에 로크 및 위상 동기화할 뿐만 아니라 입중계 레지스터(125)에 설정 시간을 클록하기 위해 적당한 D를 제공하는 것이다. 공지된 바와 같이, 클록(이 경우, 1X_CLK_OUT)이 도착하기 전, (이 경우, 입중계 레지스터(125)의)"D" 입력에 제공된 데이터는 최소 시간 안정해야 한다는 일정한 "설정" 조건을 만족할 필요가 있다. 1X_CLK_OUT로부터의 지터 크기가 충분히 커서, 입중계 레지스터(125)의 "설정 시간"을 종종 위반하므로, 입력 데이터(DATA_IN)에 대하여 입중계 레지스터(125)의 QSYNC 출력에 데이터 에러가 존재하게 된다. 입중계 레지스터(125)의 설정 시간을 위반하지 않도록, 1X_CLK_OUT은 입중계 레지스터의 설정 요구조건을 만족하는 것을 보장하는 양만큼 기준 1X_CLK_IN에 대하여 동상으로 지연된다.

도 2를 참조하면, 도 1의 클록 발생기(120)가 더 상세히 도시되어 있다. 또한, 도 4를 참조하면, 도 1의 시스템(100)에서 신호에 대한 예시적인 타이밍도를 일반적으로 참조 부호 "400"으로 표시한다.

클록 발생기(120)는 동기화기(205) 및 클록 발생기 상태 머신(210)을 포함한다. 동기화기(205)는 제1 레지스터(205A), 제2 레지스터(205B) 및 제3 레지스터(205C)를 포함한다. 제1 레지스터(205A), 제2 레지스터(205B) 및 제3 레지스터(205C)는 각각 D 입력, 클록 입력, 리셋 입력 및 Q 입력을 갖는다. 제2 레지스터(205B)와 제3 레지스터(205C)의 리셋 입력이 본 발명의 설명에서 중요하지 않기 때문에, 도 2에는 도시되어 있지 않다. 클록 발생기 상태 머신(210)는 C 입력, 클록 입력 및 복수의 출력을 포함한다.

원래 기준 클록(1X_CLK_IN)은 동기화기(205), 특히, 제1 레지스터(205A)의 클록 입력에 입력된다. 제1 레지스터(205A)의 D 입력은 포지티브 입력 전압과 신호 통신하여 접속된다. 제1 레지스터(205A)의 Q 출력은 제2 레지스터(205B)의 D 입력과 신호 통신하여 접속된다. 제2 레지스터(205B)의 Q 출력은 제3 레지스터(205C)의 D 입력과 신호 통신하여 접속된다.

고주파수 클록(N*CLK_IN)은 동기화기, 특히, 제1 레지스터(205A)의 리셋 입력, 제2 레지스터(205B)의 클록 입력 및 인버터(299)에 의해 반전된 후 제3 레지스터(205C)의 클록 입력에 입력된다. 또한, 고주파수 클록(N*CLK_IN)은 클록 발생기 상태 머신(210)의 클록 입력에 입력된다. 제3 레지스터(205C)의 Q 입력은 클록 발 생기 상태 머신(210)의 C 입력과 신호 통신하여 접속된다.

동기화기(205)는 클록 발생기 상태 머신(210)을 제어하는 입력으로서 이용된다. 도 2에 도시된 특정 구현에서, 동기화기(205)는 복수의 플립 플롭(277) 및 인버터(278)를 포함한다. 그러나 여기서 도시되고 설명된 동기화기(205)는 예시적인 것이므로, 본 발명의 사상을 유지하면서, 본 발명에 따라 다른 구성과 요소를 갖는 다른 동기화기를 이용할 수도 있음을 알 수 있다.

동기화기(205)의 목적은, 클록 발생기 상태 머신(210)에 공급되는 고주파수 클록(N*CLK_IN)에 대하여 동기화된 입력 클록 신호를 생성하여, 위상 동기화 및 로킹을 허용하는 것이다. PLL(115) 내의 내부 분할기는 클록 발생기(120) 내의 분할기와 동일한 비율로 설정된다는 것에 주목하자(본 예에서, N = 6이지만, N은 2보다 큰 어떤 수와 동일할 수도 있다). 따라서, 클록 발생기 상태 머신(210)의 출력 클록 주파수는 입력 기준 클록(110; 1X_CLK_IN)에 대하여 표류하지 않게 된다. PLL 응답의 시간 지터로 인해, PLL 응답의 순간 위상 지터에 따라 1X_CLK_IN에 대하여 3개의 가능한 N*CLK_IN 조건이 존재한다. 3개의 조건은 다음과 같다: 이른 조건, 여기서, N*CLK_IN은 1X_CLK_IN에 앞선다; 늦은 조건, 여기서, N*CLK_IN은 1X_CLK_IN에 뒤진다; 정각 조건, 여기서, N*CLK_IN은 1X_CLK_IN과 정확히 시간을 맞춘다. 이들 3개의 조건은 도 4에 함께 도시되어 있다.

"정상 상태" 조건하에서, "이른", "늦은", 또는 "정각" 조건 중 어떤 조건이 발생하면, 상태 머신은 상태 6 또는 1에 있어야 한다. 만약 그렇지 않으면, 상태 머신은 상태 1로 점프하여 그 자신을 다시 위상 동기화한다. 이는, 도 3의 상태도 에서 상태 1과 상태 2 간에도 상태 6과 상태 1 간에도 "/C" 점프 제약조건이 존재하지 않는 이유이다. 상태 머신에서 "C"는 도 2의 동기화된 입력 클록 펄스이다. 상태 머신은 내장된 "의도적 슬롭 또는 오케이 존"을 가지므로, 2개 클록 폭 이하 정도의 지터는 상태 머신이 그 자신을 다시 위상 동기화하지 않도록 한다. 결국, 정상 상태하에서, ASIC에 전력을 처음 인가할 때 초기 동기화 후 결코 재동기화 없이, 상태 머신(210)는 상태 1 내지 상태 6을 횡단하고 반복하는 것이 바람직하다. 상태 머신이 그 자신을 다시 위상 동기화하지 않는 동안, 2개 클록 폭 이하와 같은 "오케이 존"을 갖는 것으로서 본 발명을 설명하였지만, 본 발명은 바로 그 제약조건에 한정되지 않으므로, 본 발명의 사상을 유지하면서, 본 발명은 다른 클록 폭을 이용할 수도 있다.

동기화기 신호(A, B 및 C)는, 1X_CLK_IN에 동기화할 때, 동기화기(205)의 내부 행동을 나타낸다. 통상, 동기화기(205)의 출력(C)을 직접 이용하여 클록 발생기 상태 머신(210)을 제어한다. 그러나 타이밍도를 참조하면, 1X_CLK_IN 신호의 상승하는 끝단이 N*CLK_IN의 6개 클록마다 발생할지라도, 동기화기로부터의 신호(C)는 5, 6 또는 7개의 클록 주기 증분에서 발생한다는 것에 주목하자. 타이밍도를 자세히 조사하면, 이는, PLL(115)로부터의 N*CLK_IN 신호의 시간 지터에 의해 발생한다는 것을 알 수 있다. N*CLK_IN의 상승하는 끝단이 1X_CLK_IN에 앞서는지 뒤지는지에 따라, 동기화기(205)로부터의 신호(C)는 N*CLK_IN의 다음 클록 주기로 지연되거나 지연되지 않을 수도 있다. 이는, 정확히 언제 동기화기의 신호(C)가 어서션(assertion)할지에 대하여 2개의 N*CLK_IN 클록 간격의 불명료함을 야기시킨 다.

본 발명은, 클록 발생기 상태 머신(210)이 그 행동을 클록 동기화기의 신호(C) 출력에 맞추는 방법에 의해 상기 문제를 해결한다. 본 예에서, 클록 발생기 상태 머신(210)은 6에 의한 분할 카운터로서 설정된다. 도 3을 참조하면, 클록 발생기 상태 머신(210)에 대한 상태도를 일반적으로 참조 부호 "300"으로서 표시한다. 클록 발생기 상태 머신의 상태 배열이 링 구성으로 도시되어 있지만, 상태 배열은 다른 배열을 이용하여 구현될 수도 있음을 알 수 있다. 예를 들어, 클록 발생기 상태 머신(210)의 상태 배열은 어떤 반복적인 상태 순서일 수도 있다. 클록 발생기(120)가 신호(C)의 어서션 시 무효 프레임 상태에 있는 경우, 상태 머신(210)는 상태 1로 점프하지만, 그렇지 않은 경우, 상태 머신(210)는 링 내의 다음 상태로 이동한다. 1X_CLK_IN 기준 신호에 대하여 N*CLK_IN 고주파수 신호에서 지연이 존재하면, 신호(C)는 상태 6 동안 어셔션한다. 이 경우, 상태 1로 잘못 점프하지 않도록 클록 발생기 상태 머신(210)를 보호하기 위해, 클록 발생기 상태 머신(210)는 상태 6 동안 리프레임되지 않도록 프로그램된다. 이는, 상태 6과 상태 1 모두 신호(C) 어서션 신호에 대하여 유효한 상태이기 때문이다.

본 발명의 구현은, 재동기화 금지에 대하여 클록 발생기 상태 머신와 관련된 복수의 상태 중 첫째 및 마지막 상태에 한정되지 않으므로(도 3 참조), 또한 본 발명은, 본 발명의 사상을 유지하면서, 복수의 상태 내에도 있는 인접한 상태 그룹 내의 임의의 상태에 대하여 재동기화 금지도 생각할 수 있음을 알 수 있다. 인접한 상태 그룹은 2개 이상의 인접한 상태를 포함할 수도 있다.

초기 시동 동안, 상태 머신(210)은 1X_CLK_IN 조건에 대하여 앞서는 N*CLK_IN 동안 상태 6에 있는 것이 가능하다는 것에 주목하자. 이는, 상태 머신(210)이 원하는 상태에서 하나의 상태만큼 오프셋되는 조건을 표현한다. 이들 신호가 앞서거나 뒤질 확률이 50%이므로, 상태 머신(210)은 거의 즉시 적당한 방향으로 그 자신을 빨리 재동기화하고, 그 다음에, 보정된다.

도 5를 참조하면, 복수의 출력 클록 신호를 생성하기 위한 클록 발생기에서, PLL로부터 클록 발생기에 제공된 지터 입력 클록의 존재하에 클록 발생기를 입력 기준 클록에 동기화하기 위한 예시적인 흐름도를 일반적으로 참조 부호 "500"으로 표시한다. 클록 발생기와 PLL은 각각 동일한 비율을 갖는 분할기를 갖는다.

입력 기준 클록과 지터 입력 클록을 수신한다(단계(505)). 동기화된 입력 클록 신호는 입력 기준 클록과 지터 입력 클록으로부터 지터 입력 클록에 대하여 생성된다(단계(510)). 단계(505)와 단계(510)는 클록 동기화기(205)에 의해 수행된다. 이하, 단계는 클록 발생기 상태 머신(210)에 의해 수행된다.

동기화된 입력 클록 신호와 지터 입력 클록을 수신하고, 지터 입력 클록을 이용하여 동기화된 입력 클록 신호와 동기화한다(단계(515)). 동기화 단계 다음으로, 재동기화를 수행하는 것이 필요할 수도 있다. 이에 따라, 재동기화 동작을 수행해야 하는지를 결정한다(단계(520)). 복수의 순서화된 상태 내에도 존재하는 인접한 상태 그룹 내의 임의의 상태 동안 동기화된 입력 클록 신호의 어서션이 발생하고, 지터 입력 클록이 미리 정의된 최대 수의 클록 폭에 달하는 지터를 갖는 경우, 재동기화 동작을 금지한다(단계(525)). 만약 그렇지 않은 경우에는, 복수의 순서화된 상태 내에도 있는 인접한 상태 그룹 내에 있지 않은 임의의 상태 동안 동기화된 입력 클록 신호의 어서션이 발생하고, 및/또는 지터 입력 클록이 미리 정의된 최대 수의 클록 폭에 달하는 지터를 갖지 않는 경우, 재동기화 동작을 수행한다(단계(530)).

당해 기술분야의 당업자는 상기 교시 내용에 기초하여 본 발명의 이들 및 다른 특징과 이점을 쉽게 알 수도 있다. 본 발명의 교시 내용은 여러 형태의 하드웨어, 소프트웨어, 펌웨어, 전용 프로세서 또는 그 조합으로 구현될 수도 있음을 알 수 있다.

더 바람직하게는, 본 발명의 교시 내용은 하드웨어와 소프트웨어의 조합으로서 구현된다. 또한, 소프트웨어는 프로그램 저장 유닛상에 구체적으로 구현된 응용 프로그램으로서 구현되는 것이 바람직하다. 응용 프로그램은 임의의 적당한 구조를 포함한 머신에 업로드될 수도 있고, 그 머신에 의해 실행될 수도 있다. 바람직하게는, 머신은 하나 이상의 "CPU", "RAM" 및 "입/출력(I/O)" 인터페이스와 같은 하드웨어를 갖는 컴퓨터 플랫폼상에 구현된다. 또한, 컴퓨터 플랫폼은 운영 체제와 마이크로 명령 코드를 포함할 수도 있다. 상술한 여러 프로세스와 기능은, CPU에 의해 실행될 수도 있는, 마이크로명령 코드의 일부이거나 응용 프로그램의 일부, 또는 그 임의의 조합일 수도 있다. 또한, 여러 다른 주변 유닛은 추가 데이터 저장 유닛 및 인쇄 유닛과 같은 컴퓨터 플랫폼에 접속될 수도 있다.

첨부된 도면에서 설명된 구성 시스템 구성 요소와 방법 중 일부가 소프트웨어로 구현되는 것이 바람직하므로, 시스템 구성 요소나 프로세스 기능 블록 간의 실제 접속은 본 발명을 프로그램하는 방식에 따라 다를 수도 있다. 상기 교시 내용에 따라, 당해 기술분야의 당업자는 본 발명의 이들 및 유사한 구현이나 구성을 생각할 수 있다.

이상, 첨부된 도면을 참조하여 예시적인 실시예를 설명하였지만, 본 발명은 바로 그 실시예에 한정되지 않고, 당해 기술분야의 당업자는 본 발명의 범위나 사상에서 벗어나지 않고 다양하게 변경 및 수정할 수도 있다. 모든 변경 및 수정은 첨부된 청구범위에 개시된 것과 같은 본 발명의 범위 내에 포함된다.

Claims

디지털 비디오 처리를 제어하기 위해 수신된 시변(time varying) 입력 클록에 대하여 동기화된 입력 클록 신호를 생성하는 동기화기, 및

상기 시변 입력 클록을 이용하여 상기 동기화된 입력 클록 신호를 동기화하고, 상기 시변 입력 클록이 미리 정의된 클록 폭들의 최대 수를 넘어서는 시간 편차를 갖는 경우 재동기화 동작을 실행하여 디지털 비디오 처리 동안 지터를 감소시키기 위한 클록 발생기를 포함하는 장치.
제1항에 있어서,

상기 클록 발생기는, 클록 발생기와 PLL(phase lock loop)의 분할기의 비율과 그 수가 같고 각각이 복수의 출력 클록 신호 중 제각기의 신호에 대응하는 복수의 시퀀싱된 상태를 갖는 반복적 상태 시퀀스를 내부적으로 또한 제공하고,

동기화된 입력 클록 신호의 어서션(assertion)이 상기 복수의 시퀀싱된 상태 내에 차례로(in turn) 있는 인접한 상태들의 그룹 - 이 인접한 상태들의 그룹은 적어도 2개의 인접한 상태를 포함함 - 내의 임의의 상태 동안 발생하고, 상기 시변 입력 클록이 미리 정의된 클록 폭들의 최대 수에 이르기까지의 시간 편차를 갖는 경우, 재동기화 동작이 금지되는 장치.
제2항에 있어서,

상기 클록 발생기는, 상기 동기화된 입력 클록 신호의 어서션이 무효 프레임 상태에 대응하는 경우 복수의 시퀀싱된 상태 중 제1 상태로 진행하고, 상기 동기화된 입력 클록 신호의 어서션이 유효 프레임 상태에 대응하는 경우 복수의 시퀀싱된 상태 중 다음 상태로 진행하는 장치.
제2항에 있어서,

상기 복수의 시퀀싱된 상태는 링 구성으로 배열되는 장치.
제1항에 있어서,

상기 시변 입력 클록은 입력 기준 클록으로부터 PLL에 의해 도출되는 장치.
제5항에 있어서,

상기 PLL(phase lock loop)은 내부 클록 분할기를 포함하고,

상기 PLL의 내부 클록 분할기 신호들은 PLL 외부에서 관찰할 수 없거나 이용할 수 없는 신호인 장치.
제1항에 있어서,

상기 클록 발생기는 상기 시변 입력 클록을 수신하기 위한 클록 입력, 동기화된 입력 클록 신호를 수신하기 위한 데이터 입력, 및 각각이 입력 기준 클록과 동상으로 복수의 출력 클록 신호 중 하나를 제각기 출력하기 위한 복수의 출력을 포함하는 장치.
제1항에 있어서,

상기 시변 입력 클록은 입력 기준 클록보다 더 높은 주파수를 갖는 장치.
PLL으로부터 시변 입력 클록과 입력 기준 클록을 수신하는 단계,

그로부터 상기 시변 입력 클록에 대하여 동기화된 입력 클록 신호를 생성하는 단계,

상기 시변 입력 클록을 이용하여 상기 동기화된 입력 클록 신호를 동기화하는 단계, 및

상기 시변 입력 클록이 미리 정의된 클록 폭들의 최대 수에 이르기까지의 시간 편차를 갖는 경우, 재동기화 동작을 금지하는 단계

를 포함하는 클록 발생기 방법.
제9항에 있어서,

클록 발생기와 PLL의 분할기의 비율과 그 수가 같고 각각이 복수의 출력 클록 신호 중 제각기의 신호에 대응하는 복수의 시퀀싱된 상태를 갖는 반복적 상태 시퀀스를 내부적으로 제공하는 단계를 더 포함하고,

동기화된 입력 클록 신호의 어서션이 상기 복수의 시퀀싱된 상태 내에 차례로 있는 인접한 상태들의 그룹 - 이 인접한 상태 그룹은 적어도 2개의 인접한 상태를 포함함 - 내의 임의의 상태 동안 발생하고, 상기 시변 입력 클록이 미리 정의된 클록 폭들의 최대 수에 이르기까지의 시간 편차를 갖는 경우, 재동기화 동작이 금지되는 방법.
제10항에 있어서,

상기 동기화된 입력 클록 신호의 어서션이 무효 프레임 상태에 대응하는 경우, 복수의 시퀀싱된 상태 중 제1 상태로 진행하는 단계, 및

상기 동기화된 입력 클록 신호의 어서션이 유효 프레임 상태에 대응하는 경우, 복수의 시퀀싱된 상태 중 다음 상태로 진행하는 단계

를 더 포함하는 방법.
제10항에 있어서,

상기 복수의 시퀀싱된 상태는 링 구성으로 배열되는 방법.
제9항에 있어서,

상기 시변 입력 클록은 입력 기준 클록으로부터 PLL에 의해 도출되는 방법.
제13항에 있어서,

상기 PLL은 내부 클록 분할기를 포함하고,

상기 PLL의 내부 클록 분할기 신호들은 PLL 외부에서 관찰할 수 없거나 이용할 수 없는 신호인 방법.
제9항에 있어서,

상기 시변 입력 클록은 입력 기준 클록보다 높은 주파수를 갖는 방법.