JP2007537675A - クロック発生器及びその方法 - Google Patents

Abstract

複数の出力クロック信号を生成するクロック発生器において、ＰＬＬからクロック発生器へジッタ入力クロックが提供される場合、クロック発生器を入力基準クロックと同期させる装置及び方法が提供される。クロック発生器及びＰＬＬは、それぞれ、同一の比を有する分周器を有する。前記装置は、同期装置（２０５）及び状態機械（２１０）を有する。同期装置は、入力基準クロック及びジッタ入力クロックを受信し、そしてそれらからジッタ入力クロックに対し同期入力クロック信号を生成する。状態機械は、同期入力クロック信号及びジッタ入力クロックを受信し、ジッタ入力クロックを用い同期入力クロック信号と同期し、そしてジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、再同期動作を自制する。

Description

本発明は、一般に、クロック発生器に関し、より詳細には、ジッタクロック源が存在する場合にクロック発生器を同期する方法及び装置に関する。

デジタル集積回路（ＩＣ）を設計する場合、しばしば、低周波数基準クロックから高周波数クロックを生成する必要がある。しばしば、データは、基準周波数でＩＣに入力する。しかしＩＣ内のロジックは、より高い周波数で動作する必要がある。より高い周波数クロックは、標準的に、フェーズロックドループ（ＰＬＬ）を用いて得られる。例えば、ＩＣでは、クロック発生器ブロックが利用され、ＰＬＬ内の分周器の状態を参照（又は分周器の状態に固定）し、クロック発生器を正しく整相する。クロック発生器を同期／整相するこの手段は、ＰＬＬ分周器の状態がＰＬＬの外部から観察不可能である場合、より困難になる。ＰＬＬ分周器の状態が観察不可能である標準的な例は、売り主からＰＬＬを購入した場合に生じ得る。売り主は、シリコンの事前に設計された区域に、特定用途向け集積回路（ＡＳＩＣ）設計で配置されるべき最適化されデバッグされたＰＬＬ構成要素の全てを設ける。直感的に、データをＰＬＬクロックの位相の１つに同期することは、容易であるように考えられる。しかし、ＰＬＬは、入力基準クロックに対し時間ジッタ又は時間ワンダ（以後、「ジッタ」）を有するという事実により問題が生じる。標準的に、この時間ジッタは非常に小さい。しかしながら、ジッタにより、同期装置は、基準周波数及びＰＬＬからの高周波数クロックの間の瞬間位相差に基づき、クロック発生器状態機械を周期的に再整相する。

従って、ジッタクロック源が存在する場合、クロック発生器を同期する方法及び装置を有することは、望ましく及び非常に有利である。

従来技術のこれら及び他の欠点及び不利点は、ジッタクロック源が存在する場合にクロック発生器を同期する方法及び装置に関する本発明により解決される。

本発明のある態様によると、複数の出力クロック信号を生成するクロック発生器において、フェーズロックドループ（ＰＬＬ）からクロック発生器へジッタ入力クロックが提供される場合、クロック発生器を入力基準クロックと同期させる装置が提供される。クロック発生器及びＰＬＬは、それぞれ、同一の比を有する分周器を有する。前記装置は、同期装置及びクロック発生器状態機械を有する。同期装置は、入力基準クロック及びジッタ入力クロックを受信し、そしてそれらからジッタ入力クロックに対し同期入力クロック信号を生成する。クロック発生器状態機械は、同期入力クロック信号及びジッタ入力クロックを受信し、ジッタ入力クロックを用い同期入力クロック信号と同期し、そしてジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、再同期動作を自制する。

本発明の別の態様によると、複数の出力クロック信号を生成するクロック発生器において、フェーズロックドループ（ＰＬＬ）からクロック発生器へジッタ入力クロックが提供される場合、クロック発生器を入力基準クロックと同期させる方法が提供される。クロック発生器及びＰＬＬは、それぞれ、同一の比を有する分周器を有する。入力基準クロック及びジッタ入力クロックは、受信される。同期入力クロック信号は、ジッタ入力クロックに対してそれらから生成される。同期入力クロック信号は、ジッタ入力クロックを用い同期される。再整相動作は、ジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、自制される。

本発明のこれら及び他の態様、特徴及び利点は、図を参照し与えられる実施例の以下の詳細な説明から明らかであろう。

本発明は、以下の図によりより良く理解される。

本発明は、ジッタクロック源が存在する場合、クロック発生器を同期する方法及び装置に関する。有利なことに、本発明は、クロック発生器が長期的には固定されるが、短期的には基準クロックに対してワンダするクロックを用いる場合、クロック発生器を入力基準クロックに同期する装置及び方法を提供する。つまり、本発明は、外部ＰＬＬにより生成されたクロックを有するデジタルシステムにおいて、クロック発生器を同期する装置及び方法を提供する。本発明は、クロック発生器をＰＬＬ内の分周器に正しく整相する必要があるが、ＰＬＬの内部クロック分周器信号が観察可能でも入手可能でもない場合、ＰＬＬが利用され低周波数クロックから高周波数クロックを生成する場合の問題を解決する。

本願明細書の記載は、本発明の原理を説明する。従って、当業者は、本発明の原理を実施し及び本発明の精神及び範囲に包含される、本願明細書に明示的に記載されない種々の構成を考案し得る。

本願明細書に記載の全ての例及び条件文は、本発明の原理及び従来技術を発展させるため発明者により考案された概念を理解するため読者を支援する教示目的であり、このような特別に記載された例及び条件に限定されないと見なされるべきである。

更に、原理、態様及び本発明の実施例を記載する本願明細書の全ての文章は、同様に、本発明の特別な例であり、構造的及び機能的等価物の両者を包含する。更に、このような等価物は、構造に拘わらず、現在知られている等価物、同様に将来開発される等価物、つまり、同一機能を実行する如何なる開発された要素も包含する。

従って、例えば、本願明細書に提示されたブロック図は、本発明の原理を実施する説明のための回路の概念図を表すことが、当業者により理解されるだろう。同様に、如何なるフローチャート、フロー図、状態遷移図、擬似コード、及び実質的にコンピューター読み取り可能な媒体に存在しコンピューター又はプロセッサーにより実行される提示された種々の処理は、コンピューター又はプロセッサーに拘わらず、明示的に示されることが、理解される。

図示された種々の構成要素の機能は、専用ハードウェア、適切なソフトウェアに関連付けられた実行ソフトウェアを実行可能なハードウェアの利用を通じて提供されて良い。プロセッサーにより提供される場合、機能は、単一の専用プロセッサーにより、単一の共有プロセッサーにより、又は一部が共有され得る複数の個別プロセッサーにより提供されて良い。更に、「プロセッサー」又は「制御部」の語の明示的な利用は、ソフトウェアを実行可能なハードウェアを排除すると見なされるべきではない。また、これらの語の利用は、デジタルシグナルプロセッサー（「ＤＳＰ」）ハードウェア、ソフトウェアを格納する読み取り専用メモリー（「ＲＯＭ」）、ランダムアクセスメモリー（「ＲＡＭ」）、及び不揮発性記憶を含むが、これらに限定されない。

従来の及び／又は特別注文の他のハードウェアも含まれて良い。同様に、図中に示される如何なるスイッチも概念的なものである。それらの機能は、プログラムロジックを通じ、専用ロジックを通じ、プログラム制御及び専用ロジックの相互作用を通じ、又は手動で実施されて良い。個々の技術は、文脈から更に理解されるように、開発者により選択可能である。

本願明細書に開示された一部の構成要素では、本発明を実施するために利用されないそれらの特定の知られている入力及び出力は、簡潔化及び明確化のために本願明細書では言及されない。例えば、セット及び／又はリセットのようなレジスタの入力、及びＱコンプリメンタリーのようなレジスタの出力は、本発明により必要とされ内場合、言及されない。勿論、例えば、出力に続いて２つのインバーターを直列に追加し同一の出力を得るような、等価物は、本発明により包含される。これら及び他の等価物は、当業者により直ちに考えられるので、本発明に包含される。

本願明細書の特許請求の範囲では、特定の機能を実行する手段として表現された如何なる構成要素も、当該機能を実行する如何なる方法を包含する。例えば、ａ）当該機能を実行する回路構成要素の組合せ、又はｂ）当該機能を実行するためにソフトウェアを実行する適切な回路を組み合わされた如何なる形式のソフトウェア、従ってファームウェア、マイクロコード等を含む。特許請求の範囲により定められた本発明は、種々の記載された手段により提供される機能が、組み合わされ及び特許請求の範囲が請求する方法と共に実施されるという事実に基づく。出願人は、従って、これら機能を提供し得る如何なる手段も、本願明細書に示される物の等価物として考える。

図１を参照する。本発明が利用され得る例であるフェーズロックドループ（ＰＬＬ）システムは、一般に、参照符号１００により示される。システム１００は、入力レジスタ１０５、基準クロック１１０、フェーズロックドループ（ＰＬＬ）１１５、クロック発生器１２０、及び入りレジスタ１２５を有する。

入力レジスタ１０５は、Ｄ入力、クロック入力、及びＱ出力を有する。入りレジスタ１２５は、Ｄ入力、クロック入力、及びＱ出力を有する。

システム１００への入力は、入力レジスタ１０５のＤ入力を有する信号通信に接続される。システム１００への入力は、非同期データを受信する。

基準クロック１１０の出力は、入力レジスタ１０５のクロック入力、ＰＬＬ１１５の入力、及びクロック発生器１２０の第１の入力を有する信号通信に接続される。基準クロック１１０の出力はまた、本願明細書では「１ｘ＿ＣＬＫ＿ＩＮ」として及び「元の基準クロック」として参照される。ＰＬＬ１１５の出力は、クロック発生器１２０の第２の入力を有する信号通信に接続される。ＰＬＬ１１５の出力はまた、本願明細書ではＮ＊ＣＬＫ＿ＩＮとして参照される。

入力レジスタ１０５のＱ出力は、入りレジスタ１２５のＤ入力を有する信号通信に接続される。入りレジスタ１２５のＱ出力は、システム１００に関連する更なる処理へと続く。更なる処理は、一般的に、更なる処理ブロック１９９により示される。

クロック発生器１２０の第１の出力（１ｘ＿ＣＬＫ＿ＯＵＴ）は、入りレジスタ１２５のクロック入力を有する信号通信に接続され、そして更なる処理（更なる処理ブロック１９９）へと続く。

クロック発生器１２０の第２乃至第Ｎの出力（２ｘ＿ＣＬＫ＿ＯＵＴ乃至Ｎｘ＿ＣＬＫ＿ＯＵＴ）は、更なる処理（更なる処理ブロック１９９）へと続く。クロック発生器１２０の第２乃至第Ｎの出力は、クロック発生器の第１の入力（１ｘ＿ＣＬＫ＿ＯＵＴ）とコヒーレント／固定である。

説明及び明確化を目的とし、以下の説明では、記述を簡単にするため、高周波数クロック（Ｎ＊ＣＬＫ＿ＩＮ）は、入力基準クロック（１Ｘ＿ＣＬＫ＿ＩＮ）の６倍の周波数で動作するとする（つまり、Ｎ＝６）。しかしながら、本発明は、前述のクロック速度、その倍数、及び周波数比に限定されない。及び従って、他のクロック速度、その倍数、及び周波数比はまた、本発明の精神を維持しつつ、本発明に従い実施されて良い。

ＤＡＴＡ＿ＩＮデータは、１Ｘ＿ＣＬＫ＿ＩＮをクロックとして動作する。 ＤＡＴＡ＿ＩＮは、単純なレジスタから出力されているように示されるが、入力基準クロック（基準クロック１２０）をクロックとして動作する、アナログ・デジタル・コンバータ（ＡＤＣ）を含むがこれに限定されない、如何なる他の構成要素からも出力され得る。更なる処理ブロック１９９内のロジックは、動作時により高い周波数を必要とするので、ＰＬＬ１１５が利用され、高周波数クロック（Ｎ＊ＣＬＫ＿ＩＮ）を生成する。この高周波数クロック（Ｎ＊ＣＬＫ＿ＩＮ）は、元の基準クロック（１Ｘ＿ＣＬＫ＿ＩＮ）と同様に、クロック発生器１２０へ供給され、出力クロック１Ｘ＿ＣＬＫ＿ＯＵＴ、２Ｘ＿ＣＬＫ＿ＯＵＴ、．．．、ＮＸ＿ＣＬＫ＿ＯＵＴ、以下同様、を正しく整相する。クロック発生器１２０の目的は、自身の出力クロックを１Ｘ＿ＣＬＫ＿ＩＮ基準に固定及び整相し、また正しいＤをクロックセットアップタイムに入りレジスタ１２５へ供給することである。知られているように、特定の「セットアップ」条件は、（この場合、入りレジスタ１２５の）「Ｄ」入力に存在するデータが、クロック（この場合、１Ｘ＿ＣＬＫ＿ＯＵＴ）が到来する前に最小時間安定している、という条件を満たす必要がある。１Ｘ＿ＣＬＫ＿ＯＵＴからのジッタの大きさは、しばしば、入りレジスタ１２５の「セットアップタイム」を乱す程大きいので、ＤＡＴＡ＿ＩＮに対して、入りレジスタ１２５のＱＳＹＮＣ出力にデータ誤りが生じる。入りレジスタ１２５のセットアップタイムの乱れを回避するため、１Ｘ＿ＣＬＫ＿ＯＵＴは、基準１Ｘ＿ＣＬＫ＿ＩＮに対し同相で、入りレジスタのセットアップ要件を満たすことを保証する量だけ遅延される。

図２では、図１のクロック発生器１２０が更に詳細に示される。また図４では、図１のシステム１００内の信号の例であるタイミング図は、一般に、参照符号４００により示される。

クロック発生器１２０は、同期装置２０５及びクロック発生器状態機械２１０を有する。同期装置２０５は、第１のレジスタ２０５Ａ、第２のレジスタ２０５Ｂ及び第３のレジスタ２０５Ｃを有する。第１のレジスタ２０５Ａ、第２のレジスタ２０５Ｂ及び第３のレジスタ２０５Ｃは、それぞれＤ入力、クロック入力、リセット入力、及びＱ出力を有する。第２のレジスタ２０５Ｂ及び第３のレジスタ２０５Ｃのリセット入力は、本発明の説明に重要ではないので、図２に示されない。クロック発生器状態機械２１０は、Ｃ入力、クロック入力、及び複数の出力を有する。

元の基準クロック（１Ｘ＿ＣＬＫ＿ＩＮ）は、同期装置２０５へ、特に第１のレジスタ２０５Ａのクロック入力へ入力される。第１のレジスタ２０５ＡのＤ入力は、正の入力電圧を有する信号通信に接続される。第１のレジスタ２０５ＡのＱ出力は、第２のレジスタ２０５ＢのＤ入力を有する信号通信に接続される。第２のレジスタ２０５ＢのＱ出力は、第３のレジスタ２０５ＣのＤ入力を有する信号通信に接続される。

高周波数クロック（Ｎ＊ＣＬＫ＿ＩＮ）は、同期装置へ、特に第１のレジスタ２０５Ａのリセット入力、第２のレジスタ２０５Ｂのクロック入力、及びインバーター２７８により反転された後に第３のレジスタ２０５Ｃのクロック入力へ入力される。高周波数クロック（Ｎ＊ＣＬＫ＿ＩＮ）はまた、クロック発生器状態機械２１０へ入力される。第３のレジスタ２０５ＣのＱ出力は、クロック発生器状態機械２１０のＣ入力を有する信号通信に接続される。

同期装置２０５は、クロック発生器状態機械２１０を制御するための入力として用いられる。図２に示される特定の実施では、同期装置２０５は、複数のフリップフロップ２７７及びインバーター２７８を有する。しかしながら、本願明細書で示され説明された同期装置２０５は、説明のためである。従って、他の構成及び要素を有する他の同期装置はまた、本発明の精神を維持しつつ、本発明に従い実施されて良い。

同期装置２０５の目的は、整相及びロックさせるためにクロック発生器状態機械２１０へ供給される高周波数クロック（Ｎ＊ＣＬＫ＿ＩＮ）に対し同期入力クロック信号を生成することである。留意すべき点は、ＰＬＬ１１５の内部分周器が、クロック発生器１２０内の分周器と同一比に設定されることである（この例ではＮ＝６だが、Ｎは２より大きい如何なる数であって良い）。従って、クロック発生器状態機械２１０の出力クロック周波数は、入力基準クロック（１Ｘ＿ＣＬＫ＿ＩＮ）１１０に対しドリフトしない。ＰＬＬ応答の時間ジッタにより、ＰＬＬ応答の瞬間位相ジッタに依存して、１Ｘ＿ＣＬＫ＿ＩＮに対するＮ＊ＣＬＫ＿ＩＮの３個の可能な条件がある。３個の状態を以下に列挙する。つまり、Ｎ＊ＣＬＫ＿ＩＮが１Ｘ＿ＣＬＫ＿ＩＮより進んでいる早い状態、Ｎ＊ＣＬＫ＿ＩＮが１Ｘ＿ＣＬＫ＿ＩＮより遅れている遅い状態、及びＮ＊ＣＬＫ＿ＩＮは１Ｘ＿ＣＬＫ＿ＩＮと正確に合う合致の状態である。これら３個の条件は、図４に纏めて示される。

「定常状態」条件下では、「早い」、「遅い」、又は「合致の」状態の何れが生じる場合も、状態機械は状態６又は１である。それ以外は、状態機械は、状態１へジャンプし自身を再整相する。このため、図３の状態図で、状態１及び２の間又は状態６及び１の間に「／Ｃ」ジャンプ制限がない。状態機械の「Ｃ」は、図２からの同期入力クロックパルスである。状態機械は、組み込まれた「固有スロープ及び許可範囲」を有し、従って、状態機械が、２クロック幅以下の程度のジッタにより自身を再整相しないようにする。最終的に、状態機械２１０の定常状態下では、ＡＳＩＣに最初に電源が印加された時に最初に同期した後、再同期することなく、状態１乃至６を通過し繰り返すことが望ましい。本発明は、「許可範囲」を有するよう記載されたが、２クロック幅以下では、本発明は厳格な制約に限定されず、及び従って、他のクロック幅も本発明の精神を維持しつつ本発明により利用されるので、許可範囲の間、状態機械は自身を再整相しない。

同期装置信号Ａ、Ｂ及びＣは、同期装置が１Ｘ＿ＣＬＫ＿ＩＮ信号に同期する時の同期装置２０５の内部動作を示す。通常、同期装置２０５の出力Ｃを用い、クロック発生器状態機械２１０を直接制御する。しかしながら、タイミング図を見ると、１Ｘ＿ＣＬＫ＿ＩＮ信号の立ち上がり縁は、Ｎ＊ＣＬＫ＿ＩＮの６クロック毎に生じるが、同期装置からの信号Ｃは、しばしば５、６、又は７クロック周期の増分で生じる。タイミング図を厳密に見ると、これはＰＬＬ１１５からのＮ＊ＣＬＫ＿ＩＮ信号の時間ジッタにより引き起こされていることが分かる。Ｎ＊ＣＬＫ＿ＩＮの立ち上がり縁が１Ｘ＿ＣＬＫ＿ＩＮより進んでいる又は遅れているかに依存して、同期装置２０５からの信号Ｃは、Ｎ＊ＣＬＫ＿ＩＮの次のクロック周期まで遅らされる、又は遅らされない。これは、同期装置の信号Ｃがアサートした正にその時に、２つのＮ＊ＣＬＫ＿ＩＮクロック間隔の不明確さを引き起こす。

本発明は、クロック発生器状態機械２１０が自身の動作をクロック同期装置の信号Ｃ出力のフレームに合わせる方法により、この問題を解決する。この例では、クロック発生器状態機械２１０は、６カウンタにより分周器として設定される。図３を参照すると、クロック発生器状態機械２１０の状態図は、一般に、参照符号３００により示される。クロック発生器状態機械の状態配置はリング構成で示されるが、状態配置は、他の配置を用いて実施されて良いことが理解される。例えば、クロック発生器状態機械２１０の状態配置は、如何なる繰り返し状態シーケンスであっても良い。クロック発生器１２０が信号Ｃのアサート時に無効なフレーム状態にある場合、状態機械２１０は、状態１へジャンプする。それ以外の場合、状態機械２１０は、リング内の次の状態へ進む。Ｎ＊ＣＬＫ＿ＩＮ高周波数信号が、１Ｘ＿ＣＬＫ＿ＩＮ基準信号に対して遅れている場合、信号Ｃは、状態６の間にアサートする。この場合にクロック発生器状態機械２１０が誤って状態１へジャンプすることを防ぐため、クロック発生器状態機械２１０は、状態６の間に再フレームしないよう設定される。これは、状態６及び１の両方が、信号Ｃのアサート信号に対し有効な状態であるためである。

本発明の実施は、再同期を自制することに関し、及び従って、隣接する状態のグループ内の如何なる状態に対し再同期を自制することに関し、クロック発生器状態機械と関連付けられた（図３に示す）複数の状態の第１及び最後の状態に限定されない。つまり、複数の状態もまた、本発明の精神を維持しつつ、本発明により考案され得る。隣接する状態のグループは、２つ以上の隣接する状態を有して良い。

留意すべき点は、初期起動時、Ｎ＊ＣＬＫ＿ＩＮが１Ｘ＿ＣＬＫ＿ＩＮより進んでいる状態の間、状態機械２１０は、状態６であることが可能であることである。これは、状態機械２１０が所望の状態から１状態分だけオフセットされた状態を表す。これらの信号が進む又は遅れる確率は５０％なので、状態機械２１０は、殆ど瞬時に正しい方向に自身を素早く再同期し、そして以後は正確になる。

図５を参照すると、複数の出力クロック信号を生成するクロック発生器において、フェーズロックドループ（ＰＬＬ）からクロック発生器へジッタ入力クロックが提供される時、クロック発生器を入力基準クロックと同期させる例であるフローチャートが、一般に参照符号５００により示される。クロック発生器及びＰＬＬは、それぞれ、同一の比を有する分周器を有する。

入力基準クロック及びジッタ入力クロックは、受信される（段階５０５）。同期入力クロック信号は、ジッタ入力クロックに対して、入力基準クロック及びジッタ入力クロックから生成される（段階５１０）。段階５０５及び５１０は、クロック同期装置２０５により実行される。以後の段階は、クロック発生器状態機械２１０により実行される
同期入力クロック信号及びジッタ入力クロックが受信され、そして同期入力クロック信号は、ジッタ入力クロックを用い同期される（段階５１５）。同期に続き、再同期を実行する必要があり得る。従って、再同期動作が実行されるべきか否かが決定される（段階５２０）。同期入力クロック信号のアサートが、前記複数の配列された状態内に順々にある隣接する状態のグループ内の何れかの状態中に生じ、及びジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、再同期動作は自制される（段階５２５）。それ以外の場合、同期入力クロック信号のアサートが、前記複数の配列された状態内に順々にある隣接する状態のグループ内の何れの状態中でもない時に生じ、そして／又はジッタ入力クロックが所定の最大数のクロック幅までのジッタを有さない場合、再同期動作は実行される（段階５３０）。

本発明のこれら及び他の特徴及び利点は、本願明細書の教示に基づき当業者により直ちに理解される。本発明の教示は、ハードウェア、ソフトウェア、ファームウェア、特定用途プロセッサー、又はそれらの組合せの種々の形式で実施され得る。

最も好ましくは、本発明の教示は、ハードウェア及びソフトウェアの組合せとして実施される。更に、ソフトウェアは、望ましくは、プログラム格納装置に明白に組み込まれたアプリケーションプログラムとして実施される。アプリケーションプログラムは、如何なる適切なアーキテクチャを有する機械にアップロードされ、そして実行されて良い。望ましくは、機械は、１つ以上の中央演算処理装置（「ＣＰＵ」）、ランダムアクセスメモリー（「ＲＡＭ」）、及び入力／出力（「Ｉ／Ｏ」）インターフェースのようなハードウェアを有するコンピュータープラットフォームに実施される。コンピュータープラットフォームはまた、オペレーティングシステム及びマイクロ命令コードを有して良い。本願明細書に記載された種々の処理及び機能は、マイクロ命令コードの一部又はアプリケーションプログラムの一部、又はＣＰＵにより実行され得るそれらの如何なる組合せの何れであって良い。更に、追加データ格納装置及び印刷装置のような種々の他の周辺装置は、コンピュータープラットフォームに接続されて良い。
システムを構成する構成要素のいくつか及び図面に示された方法は、望ましくは、ソフトウェアで実施され、システム構成要素又は機能ブロック間の実際の接続は、本発明がプログラムされる方法に依存して異なり得ることが、更に理解される。本願明細書の教示により、当業者は、本発明のこれら及び同様の実施又は構成を実施可能である。

本願明細書では、説明のための実施例が図を参照して記載されたが、本発明は、これら詳細な実施例に限定されず、及び種々の変化及び変更が、本発明の範囲と精神から逸脱することなく、当業者によりなされ得ることが理解される。全ての変化及び変更は、特許請求の範囲で定められた本発明の範囲に包含される。

本発明の説明のための実施例による、本発明が利用されるフェーズロックドループ（ＰＬＬ）システムの例のブロック図を示す。 本発明の説明のための実施例による、図１のクロック発生器１２０を更に説明するブロック図である。 本発明の説明のための実施例による、クロック発生器状態機械の状態図である。 本発明の説明のための実施例による、図１のシステム１００内の信号のタイミング図である。 本発明の説明のための実施例による、ジッタクロック源が存在する場合にクロック発生器を同期する段階のフローチャートである。

Claims (15)

1. クロック発生器であって、
   入力基準クロック信号及びジッタ入力クロックを受信し、及びそれらから前記ジッタ入力クロックに対し同期入力クロック信号を生成する、状態機械、及び
   前記同期入力クロック信号及び前記ジッタ入力クロックを受信し、前記ジッタ入力クロックを用い前記同期入力クロック信号に同期し、及び前記ジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、再同期動作を自制する、クロック発生器状態機械を有する、クロック発生器。
2. 前記クロック発生器状態機械は、前記クロック発生器及びＰＬＬの分周器の比と等しい数の複数の配列された状態を有する繰り返し状態シーケンスを更に内部に設け、及び各状態は、複数の出力クロック信号の個々の１つに対応し、並びに、前記同期入力クロックのアサートが、前記複数の配列された状態内に順々にある隣接する状態のグループ内の何れかの状態中に生じ、及び前記ジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、前記再同期動作は自制され、前記隣接する状態のグループは、少なくとも２つの隣接する状態を有する、請求項１記載の装置。
3. 前記同期入力クロック信号のアサートが、無効なフレーム状態に対応する場合、前記クロック発生器状態機械は、前記複数の配列された状態の第１の状態へ進み、及び前記同期入力クロック信号のアサートが、有効なフレーム状態に対応する場合、前記クロック発生器状態機械は、前記複数の配列された状態の次の状態へ進む、請求項２記載の装置。
4. 前記複数の配列された状態は、リング構成に配置される、請求項２記載の装置。
5. 前記ジッタ入力クロックは、前記ＰＬＬにより前記入力基準クロックから引き出される、請求項１記載の装置。
6. 前記ＰＬＬは、内部クロック分周器を有し、及び前記ＰＬＬの内部クロック分周器信号は、前記ＰＬＬの外部で観察可能でも入手可能でもない、請求項５記載の装置。
7. 前記クロック発生器状態機械は、前記ジッタ入力クロックを受信するクロック入力、前記同期入力クロック信号を受信するデータ入力、及び前記入力基準クロックと同相の複数の出力クロック信号の１つを個々に出力する複数の出力を有する、請求項１記載の装置。
8. 前記ジッタ入力クロックは、前記入力基準クロックより高周波数である、請求項１記載の装置。
9. クロック発生方法であって、
   入力基準クロック及びジッタ入力クロックをフェーズロックドループ（ＰＬＬ）から受信する段階、
   それらから前記ジッタ入力クロックに対し同期入力クロック信号を生成する段階、及び
   前記ジッタ入力クロックが所定最大数のクロック幅までのジッタを有する場合、再同期動作を自制する段階、
   を有する、クロック発生方法。
10. 前記クロック発生器及びＰＬＬの分周器の比と等しい数の複数の配列された状態を有する繰り返し状態シーケンスを更に内部に設け、及び各状態は、複数の出力クロック信号の個々の１つに対応し、並びに、前記同期入力クロックのアサートが、前記複数の配列された状態内に順々にある隣接する状態のグループ内の何れかの状態中に生じ、及び前記ジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、前記再同期動作は自制され、前記隣接する状態のグループは、少なくとも２つの隣接する状態を有する、請求項９記載の方法。
11. 前記同期入力クロック信号のアサートが、無効なフレーム状態に対応する場合、前記複数の配列された状態の第１の状態へ進み、及び 前記同期入力クロック信号のアサートが、有効なフレーム状態に対応する場合、前記複数の配列された状態の次の状態へ進む、請求項１０記載の方法。
12. 前記複数の配列された状態は、リング構成に配置される、請求項１０記載の方法。
13. 前記ジッタ入力クロックは、前記ＰＬＬにより前記入力基準クロックから引き出される、請求項９記載の方法。
14. 前記ＰＬＬは、内部クロック分周器を有し、及び前記ＰＬＬの内部クロック分周器信号は、前記ＰＬＬの外部で観察可能でも入手可能でもない、請求項１３記載の方法。
15. 前記ジッタ入力クロックは、前記入力基準クロックより高周波数である、請求項９記載の方法。
    

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