JPH10285133A - 多重化装置 - Google Patents

Abstract

(57)【要約】 【課題】 並列データをｎ対１に多重化する高速の多重
化装置を常に最適な位相余裕で安定に動作させる。 【解決手段】 調査開始指示回路１１の指示によりタイ
ミング回路３ｂの計数値シフトを開始し、タイミング回
路３ｂの計数値から生成した比較範囲信号ＭＳＫと低速
クロックＣＬの立ち上がりとが重なるまで計数値シフト
し、比較範囲信号ＭＳＫと低速クロックＣＬの立ち上が
りとが重なったら計数値シフトを停止し、低速クロック
ＣＬに対するタイミング回路３ｂの計数位相を定めて、
並列データＤ１〜Ｄｎを多重化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は並列ディジタル信
号を多重化し、高速多重化ディジタル信号を出力する多
重化装置において、特に、光通信システムなどの高速の
多重化装置に関する。

【０００２】

【従来の技術】例えば特開平８−１５４０８２号公報に
示す従来例１の多重化装置は図７のように、多重化回路
１は並列データＤ１〜Ｄｎを多重化し、直列データＤＯ
を出力する。逓倍回路２は低速クロックＣＬをｎ倍の周
波数に逓倍し、高速クロックＣＨを出力する。タイミン
グ回路３ａは、逓倍回路２からの高速クロックＣＨに基
づき、ｎクロック周期をカウントして多重化回路１へ多
重化制御信号ＬＯＡＤを出力する。リセット回路４は低
速クロックＣＬと高速クロックＣＨからリセット信号Ｒ
を生成し、タイミング回路３ａへ出力する。多重化回路
５ａは多重化回路１、タイミング回路３ａおよびリセッ
ト回路４から構成され、一般に、半導体集積回路として
高速の多重化ＬＳＩとして実現されるものである。

【０００３】上記従来例１の多重化装置は、低速クロッ
クＣＬを高速クロックＣＨにより取り込んでリセット信
号Ｒを生成し、リセット信号Ｒによりタイミング回路３
ａをリセットし、低速クロックＣＬに対するタイミング
回路３ａの計数位相を定め、並列データＤ１〜Ｄｎを多
重化する方式をとる。

【０００４】図８は上記従来例１におけるリセット回路
４の詳細回路図であり、図において、フリップフロップ
４１は低速クロックＣＬを高速クロックＣＨにより取り
込み、ＣＬに対して高速クロックＣＨの１ビット分遅延
したＣＬ１をフリップフロップ４２に出力するととも
に、ＣＬ１を反転させたＣＬ１ＣをＮＯＲゲート４３へ
出力する。フリップフロップ４２はＣＬ１を高速クロッ
クＣＨにより取り込み、ＣＬ１に対して高速クロックＣ
Ｈの１ビット分遅延したＣＬ２をＮＯＲゲート４３へ出
力する。ＮＯＲゲート４３は、ＣＬ１ＣとＣＬ２の否定
論理和であるリセット信号Ｒを出力する。

【０００５】次に、図７および図８の動作をタイミング
チャート図９を参照して説明する。ここでは、簡単のた
めにｎ＝８の例を示しており、低速データＤ１〜Ｄｎの
変化点と低速クロックＣＬの立ち上がりとが同一位相で
あるものとする。また、タイミング回路３ａの初期状態
として、そのカウント値アドレスは不定値Ｘであるとす
る。まず、逓倍回路２は低速クロックＣＬが入力される
とｎ倍の周波数である高速クロックＣＨをタイミング回
路３ａとリセット回路４へ出力する。次に、リセット回
路４は高速クロックＣＨに基づいて低速クロックＣＬを
取り込み、リセット信号Ｒを生成する。このリセット信
号Ｒの“Ｈ”レベルによりタイミング回路３ａの計数位
相はリセットされ、計数アドレスは高速クロックＣＨの
立ち上がりに基づいて順次１〜８までを周期的に計数す
る。ここでは、多重化回路１の制御信号ＬＯＡＤの
“Ｈ”レベルはタイミング回路アドレス値＝３の位置で
生成されるとする。

【０００６】多重化回路１は多重化制御信号ＬＯＡＤが
“Ｈ”レベルの位置で低速データＤ１〜Ｄｎを取り込み
多重化データＤＯを出力する。低速データＤ１〜Ｄｎの
変化点と多重化制御信号ＬＯＡＤの“Ｈ”レベルとの位
相差は高速クロックＣＨにおいて３クロック以上確保で
きるので、低速データＤ１〜Ｄｎを取り損なうことなく
安定な多重化が行われる。ここで、低速クロックＣＬの
立ち上がりからリセット信号Ｒの立ち上がりまでの遅延
ｔｄは、逓倍回路２の遅延とフロップフロップ４１また
は４２の遅延およびＮＯＲゲート４３の遅延の総和とな
る。

【０００７】図１０に示す従来例２は、例えば特開平３
−１８４４３５号公報に示された多重化装置であり、リ
セット回路４に代えて、位相調整回路６を設けた構成で
ある。また、タイミング回路３ａに替えて、位相調整回
路６への比較範囲信号ＭＳＫを生成するとともに位相調
整回路６からの位相シフト信号ＳＦＴにより制御を受け
るタイミング回路３ｂを設けた構成である。なお、高速
クロック生成回路２ａは低速クロックＣＬから高速クロ
ックＣＨを生成するものであれば逓倍回路２と同一であ
っても、他の何らかの回路方式によるものでもかまわな
い。

【０００８】上記従来例２の多重化装置は、低速クロッ
クＣＬを高速クロックＣＨにより取り込んで比較範囲信
号ＭＳＫを生成し、比較範囲信号ＭＳＫとタイミング回
路３ａとの位相関係の悪化を検出し、位相シフト信号Ｓ
ＦＴによりタイミング回路３ａの計数位相を調整し、低
速クロックＣＬに対するタイミング回路３ａの計数位相
を定め、並列データＤ１〜Ｄｎを多重化する方式をと
る。

【０００９】図１1は、図１０に示した従来例２の多重
化部５ｂの詳細例を示した構成図であり、６１〜６４は
Ｄフリップフロップ、６５はアンドゲート、３１〜３７
はＤフリップフロップ、３８はノアゲートである。次
に、タイミングチャート図１２（ａ）を参照して動作を
説明する。位相調整回路６内のＤフリップフロップ６１
は低速クロックＣＬを高速クロックＣＨに基づいて取り
込み、順次Ｄフリップフロップ６２、６３へシフトし、
アンドゲート６５で比較範囲信号ＭＳＫを生成する。

【００１０】初期状態として比較範囲信号ＭＳＫの
“Ｈ”レベルの区間に低速クロックＣＬの立ち上がりが
ある場合は、並列データＤ１〜Ｄｎの変化点と多重制御
信号ＬＯＡＤの“Ｈ”レベル位置が重なっているので、
多重化回路１では、並列データＤ１〜Ｄｎの取り損ない
が生じ、誤った多重化データＤＯが出力される可能性が
ある。そこで、Ｄフリップフロップ６４は多重制御信号
ＬＯＡＤにより比較範囲信号ＭＳＫを取り込んで、位相
シフト信号ＳＦＴを“Ｈ”レベルとする。タイミング回
路３ｂは位相シフト信号ＳＦＴの“Ｈ”レベルを受け
て、Ｄフリップフロップ３４〜３７がリセットされるの
で、計数アドレス値４の次がアドレス値１となるよう計
数値のシフトを行う。ここで、この計数値のシフトが行
われた計数周期では、多重化データＤＯにビット跳躍が
生じるが、一旦上記シフト動作が完了すると、その後、
並列データＤ１〜Ｄｎの変化点と多重制御信号ＬＯＡＤ
の“Ｈ”レベル位置との位相差は高速クロックＣＨの３
クロック分以上となるので、多重化回路１からはビット
誤りのない多重化データＤＯが安定して出力される。

【００１１】しかし、図１２（ｂ）に示すように、初期
状態として比較範囲信号ＭＳＫの“Ｈ”レベルの区間に
低速クロックの立ち上がりが無く、ビット誤りのない多
重化データＤＯが出力されるているものの、位相差ｔｄ
１の状態で多重化動作を継続している場合がある。この
位相差ｔｄ１が電源電圧変動や周囲温度変動による遅延
変動範囲よりも小さいときには、ｔｄ１が後に-ｔｄ２
に変化し、タイミング回路３ｂの計数値シフトが行われ
る可能性があり、このシフト動作が行われた計数周期で
は、多重化データＤＯにビット跳躍が生じ、ビット誤り
やフレーム同期はずれなどの重大な障害が接続先の装置
において検出されることになる。

【００１２】図１３に示す従来例３は、例えば特開平５
−２９２０５４号公報に示された多重化装置であり、逓
倍回路２に替えて、低速クロックＣＬとタイミング回路
３ｃからの分周クロックＢＣＫとを入力とし、高速クロ
ックＣＨを生成するＰＬＬ７を設けた構成である。

【００１３】上記従来例３の多重化装置は、低速クロッ
クＣＬとタイミング回路３ｃからの分周クロックＢＣＫ
とをＰＬＬ７により位相同期させ、低速クロックＣＬに
対するタイミング回路３ｃの計数位相を定め、並列デー
タＤ１〜Ｄｎを多重化する方式をとる。

【００１４】図１４はＰＬＬ７の詳細回路の一例であ
り、位相比較器７１は低速クロックＣＬと分周クロック
ＢＣＫの位相を比較して位相誤差信号を低域フィルタ７
２へ出力し、低域フィルタ７２が位相誤差信号を平滑化
した位相誤差電圧で電圧制御発信器７３を制御して低速
クロックＣＬに同期した高速クロックＣＨを出力する。
次に、従来例３の動作をタイミングチャート図１５を参
照して説明する。ＰＬＬ７は低速クロックＣＬと分周ク
ロックＢＣＫの位相差がなくなるよう上述のごとき制御
し、低速クロックＣＬと分周クロックＢＣＫの立ち上が
りが一致した状態で同期引き込みを完了する。したがっ
て、低速データＤ１〜Ｄｎの変化点と多重制御信号ＬＯ
ＡＤの“Ｈ”レベルの位相差ｔｍ１とｔｍ２は高速クロ
ックＣＨの３クロック分以上となり、多重化回路１から
はビット誤りのない多重化データＤＯが安定して出力さ
れる。しかし、ＰＬＬ７に必要な電圧制御発信器は高価
であり、また、集積化が困難である。

【００１５】

【発明が解決しようとする課題】上記従来例１に示した
多重化装置は、低速クロックＣＬを高速クロックＣＨに
より取り込んでリセット信号Ｒを生成し、リセット信号
Ｒによりタイミング回路３ａをリセットし、低速クロッ
クＣＬに対するタイミング回路３ａの計数位相を定め、
並列データＤ１〜Ｄｎを多重化する方式を採るから、つ
ぎのような問題点があった。 （１）低速クロックＣＬの立ち上がりからリセット信号
Ｒの立ち上がりまでの遅延ｔｄを高速クロックＣＨの１
クロック分より小さくする必要があるため、タイミング
設計が困難である。 （２）高速な回路素子で全ての回路を構成する必要があ
り、消費電力が大きい。 （３）大規模の多重化装置を構成する場合、複数の異な
る周波数を逓倍する逓倍回路が必要となる。

【００１６】また、上記従来例２に示した多重化装置
は、低速クロックＣＬを高速クロックＣＨにより取り込
んで比較範囲信号ＭＳＫを生成し、比較範囲信号ＭＳＫ
とタイミング回路３ｂとの位相関係の悪化を検出し、位
相シフト信号ＳＦＴによりタイミング回路３ｂの計数位
相を調整し、低速クロックＣＬに対するタイミング回路
３ｂの計数位相を定め、並列データＤ１〜Ｄｎを多重化
する方式を採るから、つぎのような問題点があった。 （１）シフト動作が初期状態で行われずに、時間を経た
後発生する可能性があるため、多重化データＤＯにビッ
ト誤りが生じる可能性がある。 （２）低速クロックＣＬを高速クロックＣＨにより取り
込んで比較範囲信号ＭＳＫを生成するための位相調整回
路６は高速の素子で構成され、回路規模が大きく、消費
電力が大きい。

【００１７】また、上記従来例３に示した多重化装置
は、低速クロックＣＬとタイミング回路３ｃからの分周
クロックＢＣＫとをＰＬＬ７により位相同期させ、低速
クロックＣＬに対するタイミング回路３ｃの計数位相を
定め、並列データＤ１〜Ｄｎを多重化する方式を採るか
ら、つぎのような問題点があった。 （１）高価で集積化が困難な電圧制御発信器が必要であ
る。 （２）大規模の多重化装置を構成する場合、ＰＬＬ７の
特性が劣化したり、タイミング設計が困難となるなどの
制約が生じるか、あるいは、複数の異なる周波数を生成
するＰＬＬが必要となる。この発明は、上記のような課
題を解決するためになされたものであり、その目的は、
タイミング設計が容易で、常に最適な位相余裕を確保で
き、安定に動作する回路規模の小さな高速の多重化装置
を提供することである。

【００１８】

【課題を解決するための手段】第１の発明に係わる多重
化装置は、低速クロックのｎ倍の周波数の高速クロック
に基づいてｎビットを周期的に計数し、前記低速クロッ
クに同期した並列データを多重化する多重化制御信号を
生成するタイミング回路と、前記高速クロックと多重化
制御信号に基づいて前記低速クロックに同期した並列デ
ータをｎ対１に多重化する多重化回路と、調査の開始を
指示する調査開始指示手段と、前記高速クロックと前記
タイミング回路の計数値から位相比較範囲を設定するた
めの比較範囲信号を生成する比較範囲設定回路と、前記
比較範囲信号と前記低速クロックとの位相を比較する位
相比較回路と、前記調査開始指示手段の指示により前記
位相比較回路が前記比較範囲信号と前記低速クロックと
の位相を比較し、比較結果位相が重なるまで前記タイミ
ング回路の計数値をシフトするシフト制御手段とを有
し、前記タイミング回路は前記位相比較結果位相が重な
ったなら、計数値のシフトを停止しその重なった位相よ
り最も離れた時点に近い計数値の位相に基づいて前記多
重化制御信号を生成し多重化回路に供給するものであ
る。

【００１９】第２の発明に係わる多重化装置は、低速ク
ロックのｎ倍の周波数の高速クロックに基づいてｎビッ
トを周期的に計数し、前記低速クロックに同期した並列
データを多重化する多重化制御信号を生成するタイミン
グ回路と、前記高速クロックと多重化制御信号に基づい
て前記低速クロックに同期した並列データをｎ対１に多
重化する多重化回路と、調査の開始を指示する調査開始
指示手段と、前記高速クロックと前記タイミング回路の
計数値から位相比較範囲を設定するための比較範囲信号
を生成する比較範囲設定回路と、前記比較範囲信号と前
記低速クロックとの位相を比較する位相比較回路と、前
記調査開始指示手段の指示により前記位相比較回路が前
記比較範囲信号と前記低速クロックとの位相を比較し、
比較結果位相が重なるまで前記タイミング回路の計数値
を１ビットシフトし、前記比較範囲信号と前記低速クロ
ックロックの立ち上がりが重なったとき前記タイミング
回路の計数値を所定ビット数シフトしたあと計数値のシ
フトを停止するシフト制御手段とを有し、前記タイミン
グ回路は計数値のシフトを停止した位相に基づいて前記
多重化制御信号を前記多重化回路に供給するものであ
る。

【００２０】第３の発明に係わる多重化装置は、前記シ
フト制御手段は前記比較範囲信号と前記低速クロックの
立ち上がりが重なるまで前記タイミング回路の計数値を
１ビットシフトし、前記比較範囲信号と前記低速クロッ
クの立ち上がりが重なったとき計数値のシフトを停止
し、前記タイミング回路は計数値シフトを停止したタイ
ミングから所定計数値はなれた位相をもつ多重化制御信
号を前記多重化回路に供給するものである。

【００２１】

【発明の実施の形態】

実施の形態１．本実施の形態はタイミング回路３ｂの計
数値を順次１ビットシフトさせ、比較範囲信号ＭＳＫと
低速クロックＣＬの立ち上がりが重なったとき、タイミ
ング回路３ｂの計数値を４ビットシフトさせてから、計
数値シフトを停止するものである。この実施の形態によ
る多重化装置の構成を図１に示す。図１において、多重
化回路１は、従来例の図７と同様に、並列データＤ１〜
Ｄｎを多重化し、直列データＤＯを出力する。タイミン
グ回路３ｂは、高速クロックＣＨに基づき、ｎクロック
周期を計数し、各種タイミング信号を生成する。比較範
囲設定回路８はタイミング回路３ｂの計数値から比較範
囲信号ＭＳＫを生成し、位相比較回路９へ出力する。位
相比較回路９は比較範囲信号ＭＳＫと低速クロックＣＬ
をの位相を比較し、その位相比較結果ＰＣをシフト制御
回路１２へ出力する。

【００２２】シフト制御回路１２は調査開始指示回路１
１からの調査開始指示信号ＳＣＯＮＴと位相比較結果Ｐ
Ｃから判定信号Ｊを生成し、判定信号Ｊからシフト指示
信号ＳＦＴを生成し、シフト指示信号ＳＦＴに基づいて
タイミング回路３ｂを制御する。なお、本実施の形態の
高速クロックＣＨは低速クロックＣＬのｎ倍の周波数で
あれば、その生成方法になんら影響を受けないので、図
示しておらず、以下の説明においても省略する。

【００２３】上記の多重化装置は、調査開始指示回路１
１の指示によりタイミング回路３ｂの計数値シフトを開
始し、タイミング回路３ｂの計数値から生成した比較範
囲信号ＭＳＫと低速クロックＣＬの立ち上がりとが重な
るまで計数値をシフトし、比較範囲信号ＭＳＫと低速ク
ロックＣＬの立ち上がりとが重なったら計数値のシフト
を停止し、低速クロックＣＬに対するタイミング回路３
ｂの計数位相を定め（例えば計数値を４ビットシフトさ
せ）、並列データＤ１〜Ｄｎを多重化する方式をとる。

【００２４】図２は図１に示した実施の形態１の多重化
部５ｃの詳細例を示した構成図であり、タイミング回路
３ｂのＤフリップフロップ３１〜３７はシフトレジスタ
を構成し、ノアゲート３８で生成された“Ｈ”レベルの
パルスを高速クロックＣＨに基づいて順次シフトし、１
〜８までを周期的に計数する。タイミング回路３ｂのノ
アゲート３８はＤフリップフロップ３１〜３７の正相出
力Ｑの否定論理和をＤフリップフロップ３１のデータ入
力Ｄへ出力する。これにより、タイミング回路３ｂのＤ
フリップフロップ３１〜３７とノアゲート３８とでリン
グカウンタを構成しており、Ｄフリップフロップ３１の
Ｑ出力からのみ“Ｈ”レベルを出力しているときを計数
値１、Ｄフリップフロップ３２のＱ出力からのみ“Ｈ”
レベルを出力しているときを計数値２とし、以下、同様
にＤフリップフロップ３３〜３７のＱ出力からのみ
“Ｈ”レベルを出力しているときを計数値３〜７、Ｄフ
リップフロップ３１〜３７のいずれのＱ出力からも
“Ｈ”レベルを出力していないときを計数値８としてい
る。

【００２５】比較範囲設定回路８のナンドゲート８１は
Ｄフリップフロップ３１、３２の反転出力ＱＣの否定論
理積をＤフリップフロップ９１のＤ入力へＭＳＫ信号と
して出力する。位相比較回路９のＤフリップフロップ９
１はナンドゲート８１の出力ＭＳＫ信号を低速クロック
ＣＬで取り込み、Ｑ出力にＰＣ信号として、シフト制御
回路１２のセットリセットフリップフロップ１０１のセ
ット入力に出力する。そして、このＰＣ信号をシフト制
御回路１２のセットリセットフリップフロップ１０１の
セット入力、ノアゲート１２１、オアゲート１２２およ
びタイミング回路３ｂのＤフリップフロップ３４〜３７
のリセット入力Ｒへ供給する。シフト制御回路１２のセ
ットリセットフリップフロップ１０１はＤフリップフロ
ップ９１のＱ出力ＰＣが“Ｈ”レベルのときＱ出力Ｊを
“Ｈ”レベルにセットし、開始指示信号ＳＣＯＮＴが
“Ｈ”レベルのときＱ出力Ｊを“Ｌ”レベルにリセット
する。

【００２６】シフト制御回路１２のノアゲート１２１は
セットリセットフリップフロップ１０１のＱ出力ＪとＤ
フリップフロップ９１のＱ出力ＰＣとの否定論理和をシ
フト制御回路１２のオアゲート１２２へ出力する。オア
ゲート１２２はノアゲート１２１の出力とＤフリップフ
ロップ９１のＱ出力ＰＣの論理和をＤフリップフロップ
３７のリセット入力Ｒへ出力する。次に、タイミングチ
ャート図３を参照して動作を説明する。ここでは、従来
例と同様に簡単のためにｎ＝８、ナンドゲート８１の出
力である比較範囲信号ＭＳＫの“Ｈ”レベル幅は２クロ
ック分とし、高速クロックＣＨの１クロック分の位相差
が低速クロックＣＬの立ち上がりとの間にある例を示し
ている。

【００２７】今、開始指示信号ＳＣＯＮＴが“Ｌ”レベ
ルから“Ｈ”レベルへ変化させ開始指示するとシフト制
御回路１２のセットリセットフリップフロップ１０１は
リセットされ、そのＱ出力（判定信号Ｊ）は“Ｌ”レベ
ルとなる。比較範囲信号ＭＳＫを低速クロックで取り込
んでいる位相比較回路９のＤフリップフロップ９１のＱ
出力（位相比較結果ＰＣ）は比較範囲信号ＭＳＫと低速
クロックＣＬの立ち上がりとが重ならないので“Ｌ”レ
ベルである。シフト制御回路１２のノアゲート１２１の
出力およびオアゲート１２２の出力（シフト指示信号Ｓ
ＦＴ）は“Ｈ”レベルとなり、タイミング回路３ｂのＤ
フリップフロップ３７のみがリセットされ、タイミング
回路３ｂの計数値は１ビットシフトされる。計数値が１
ビットシフトされたことにより、位相比較回路９のＤフ
リップフロップ９１が比較範囲信号ＭＳＫの“Ｈ”レベ
ルを取り込むと、比較範囲信号ＭＳＫと低速クロックＣ
Ｌの立ち上がりが重なり、位相比較回路９のＤフリップ
フロップ９１のＱ出力（位相比較結果ＰＣ）を“Ｌ”レ
ベルから“Ｈ”レベルへ変化させる。

【００２８】位相比較回路９のＤフリップフロップ９１
のＱ出力ＰＣが“Ｈ”レベルとなると、タイミング回路
３ｂのＤフリップフロップ３４〜３７がリセットされタ
イミング回路３ｂの計数値は４ビットシフトされるとと
もにセットリセットフリップフロップ１０１の出力（判
定信号Ｊ）が“Ｈ”レベルを保持し、シフト制御回路１
２のノアゲート１２１およびオアゲート１２２の出力が
“Ｌ”レベル（シフト指示信号ＳＦＴ）となり、計数値
１ビットシフトを停止し、計数値が４ビットシフトされ
たことにより、その後、位相比較回路９のＤフリップフ
ロップ９１は比較範囲信号ＭＳＫの“Ｌ”レベルを取り
込み続けるので、タイミング回路３ｂの計数値シフトは
行われることなく、多重化制御信号ＬＯＡＤを多重化回
路１へ供給する。

【００２９】多重化回路１は多重化制御信号ＬＯＡＤが
“Ｈ”レベルの位置で低速データＤ１〜Ｄｎを取り込ん
だ後、高速クロックＣＨに基づいて多重化データＤＯを
出力する。従って、図３に示すように、低速データＤ１
〜Ｄｎの変化点と多重制御信号ＬＯＡＤの“Ｈ”レベル
の位相差ｔｍ１とｔｍ２は高速クロックＣＨの４クロッ
ク分となり、３クロック以上確保されているので、低速
データＤ１〜Ｄｎを取り損なうことなく、ビット誤りの
無い安定な多重化が行われる。なお、初期状態として比
較範囲信号ＭＳＫの“Ｈ”レベルと低速クロックＣＬの
立ち上がりが重なっていた場合にも、４ビット計数値が
シフトされ、最終的には図３に示した位相関係で多重化
回路が安定して動作することはいうまでもない。また、
上記例では比較範囲信号ＭＳＫは高速クロックＣＨの２
クロック分として説明したが、（１〜ｎ／２）クロック
分であればいずれでもよい。

【００３０】実施の形態２．本実施の形態はタイミング
回路３ｂの計数値を順次１ビットシフトさせ、比較範囲
信号ＭＳＫと低速クロックＣＬの立ち上がりが重なった
とき、タイミング回路３ｂの計数値シフトを停止するも
のである。図４は本実施の形態の構成図を、図５が動作
を説明するタイミングチャート図である。図４におい
て、位相比較回路９のＤフリップフロップ９１のＱ出力
ＰＣはシフト制御回路１２のセットリセットフリップフ
ロップ１０１のリセット入力に、調査開始指示信号ＳＣ
ＯＮＴをセット入力に接続し、セットリセットフリップ
フロップ１０１の出力（判定信号Ｊ）はタイミング回路
３ｂのＤフリップフロップ３７のリセットに接続し、Ｌ
ＯＡＤ信号はタイミング回路３ｂのＤフリップフロップ
３５のリセットＱＣ出力に接続している。他は実施の形
態１の図２と同じで説明を省く。

【００３１】次に動作を説明する。開始指示信号ＳＣＯ
ＮＴが“Ｌ”レベルから“Ｈ”レベルへ変化させ開始を
指示するとシフト制御回路１２のセットリセットフリッ
プフロップ１０１はセットされＱ出力Ｊが“Ｈ”レベル
となり、Ｄフリップフロップをリセットして、タイミン
グ回路３ｂの計数値を順次１ビットシフトさせ、比較範
囲信号ＭＳＫと低速クロックＣＬの立ち上がりが重なっ
たとき、タイミング回路３ｂの計数値シフトを停止す
る。そして、ＬＯＡＤ信号はタイミング回路３ｂのＤフ
リップフロップ３５のリセットＱＣ出力に接続している
ので、タイミング回路３ｂの計数値が５のとき低速デー
タＤ１〜Ｄｎを取り込む。従って、図５に示すように、
低速データＤ１〜Ｄｎの変化点と多重制御信号ＬＯＡＤ
のＨレベルの位相差ｔｍ１とｔｍ２は高速クロックＣＨ
の４クロック分となり多重化回路１からはビット誤りの
無い多重化データＤＯが安定して出力される。これによ
り、さらに、簡易な回路で構成できる。なお、上記例で
は比較範囲信号ＭＳＫは高速クロックＣＨの２クロック
分として説明したが、（１〜ｎ／２）クロック分であれ
ばいずれでもよい。

【００３２】実施の形態３．また、図６は高速クロック
生成部２ｃの状態を監視する状態監視回路１３を設け、
これにより、調査開始指示回路１１が開始指示信号ＳＣ
ＯＮＴを生成する場合の構成を示したもので、状態監視
回路１３は高速クロック生成部の動作状態を監視し、そ
の動作状態が正常であるか否かを調査開始指示回路１１
に出力する。調査開始指示回路１１は高速クロック生成
部の動作状態が遷移したときに、開始指示信号ＳＣＯＮ
Ｔを生成すればよい。また、高速クロック生成部の動作
状態が遷移したときに、調査開始指示回路１１が開始指
示信号ＳＣＯＮＴを生成すとして説明したが、電源投入
時やその他、多重化部５ｃの正常な動作を開始させると
きに調査開始指示回路１１が開始指示信号ＳＣＯＮＴを
生成すればよいことはいうまでもない。

【００３３】

【発明の効果】以上述べたように、本発明に係る多重化
装置では、低速クロックに対するタイミング回路の計数
位相の最適化制御を、開始指示とともに計数値シフト開
始し、最適位相の検出とともに計数値シフトを停止する
計数値最適化調整方式を採るから、従来のリセット信号
によりタイミング回路をリセットする方式に比べタイミ
ング設計が容易であり、消費電力の大きい高速な回路素
子を少なくすることができ、また、従来の位相調整回路
でタイミング回路の計数位相を制御する方式に比べ、常
に最適な位相余裕で安定に並列データを多重化でき、さ
らに、従来のＰＬＬでタイミング回路の計数位相を制御
する方式に比べ、高価な電圧制御発信器が不要となり、
多重化装置の大規模化を容易にできる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による多重化装置の
ブロック構成図である。

【図２】 この発明の実施の形態１による多重化装置の
多重化部の詳細例を示す構成図である。

【図３】 図２に示す多重化部の動作を説明するタイミ
ングチャート図である。

【図４】 この発明の実施の形態２による多重化装置の
多重化部の詳細例を示す構成図である。

【図５】 図４に示す多重化部の動作を説明するタイミ
ングチャート図である。

【図６】 この発明の実施の形態３による多重化装置の
ブロック構成図である。

【図７】 従来例１の多重化装置を示すブロック構成図
である。

【図８】 図７に示すリセット回路の詳細回路図であ
る。

【図９】 従来例１の多重化装置の動作を説明するタイ
ミングチャート図である。

【図１０】 従来例２の多重化装置を示すブロック構成
図である。

【図１１】 従来例２の多重化部の詳細例の構成図であ
る。

【図１２】 従来例２の多重化部の動作を説明するタイ
ミングチャート図である。

【図１３】 従来例３の多重化装置を示すブロック構成
図である。

【図１４】 従来例３のＰＬＬの詳細ブロック構成図で
ある。

【図１５】 従来例３の多重化装置の動作を説明するタ
イミングチャート図である。

【符号の説明】

１ 多重化回路 ３ｂ タイミング回路 ８ 比較範囲設定回路 ９ 位相比較回路 １１ 調査開始指示回路 １２ シフト制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 低速クロックのｎ倍の周波数の高速クロ
   ックに基づいてｎビットを周期的に計数し、前記低速ク
   ロックに同期した並列データを多重化する多重化制御信
   号を生成するタイミング回路と、 前記高速クロックと多重化制御信号に基づいて前記低速
   クロックに同期した並列データをｎ対１に多重化する多
   重化回路と、 調査の開始を指示する調査開始指示手段と、 前記高速クロックと前記タイミング回路の計数値から位
   相比較範囲を設定するための比較範囲信号を生成する比
   較範囲設定回路と、 前記比較範囲信号と前記低速クロックとの位相を比較す
   る位相比較回路と、 前記調査開始指示手段の指示により前記位相比較回路が
   前記比較範囲信号と前記低速クロックとの位相を比較
   し、比較結果位相が重なるまで前記タイミング回路の計
   数値をシフトするシフト制御手段とを有し、 前記タイミング回路は前記位相比較結果位相が重なった
   なら、計数値のシフトを停止しその重なった位相より最
   も離れた時点に近い計数値の位相に基づいて前記多重化
   制御信号を生成し多重化回路に供給することを特徴とす
   る多重化装置。
2. 【請求項２】 低速クロックのｎ倍の周波数の高速クロ
   ックに基づいてｎビットを周期的に計数し、前記低速ク
   ロックに同期した並列データを多重化する多重化制御信
   号を生成するタイミング回路と、 前記高速クロックと多重化制御信号に基づいて前記低速
   クロックに同期した並列データをｎ対１に多重化する多
   重化回路と、 調査の開始を指示する調査開始指示手段と、 前記高速クロックと前記タイミング回路の計数値から位
   相比較範囲を設定するための比較範囲信号を生成する比
   較範囲設定回路と、 前記比較範囲信号と前記低速クロックとの位相を比較す
   る位相比較回路と、 前記調査開始指示手段の指示により前記位相比較回路が
   前記比較範囲信号と前記低速クロックとの位相を比較
   し、比較結果位相が重なるまで前記タイミング回路の計
   数値を１ビットシフトし、前記比較範囲信号と前記低速
   クロックロックの立ち上がりが重なったとき前記タイミ
   ング回路の計数値を所定ビット数シフトしたあと計数値
   のシフトを停止するシフト制御手段とを有し、 前記タイミング回路は計数値のシフトを停止した位相に
   基づいて前記多重化制御信号を前記多重化回路に供給す
   ることを特徴とする多重化装置。
3. 【請求項３】 前記シフト制御手段は前記比較範囲信号
   と前記低速クロックの立ち上がりが重なるまで前記タイ
   ミング回路の計数値を１ビットシフトし、前記比較範囲
   信号と前記低速クロックの立ち上がりが重なったとき計
   数値のシフトを停止し、 前記タイミング回路は計数値シフトを停止したタイミン
   グから所定計数値はなれた位相をもつ多重化制御信号を
   前記多重化回路に供給することを特徴とする請求項２に
   記載の多重化装置。