JP3849871B2

JP3849871B2 - 単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路

Info

Publication number: JP3849871B2
Application number: JP2002373899A
Authority: JP
Inventors: 王進賢; 王義明
Original assignee: 國立中正大學
Priority date: 2002-11-29
Filing date: 2002-12-25
Publication date: 2006-11-22
Anticipated expiration: 2022-12-25
Also published as: JP2004187245A; TWI282664B; TW200409462A

Description

【０００１】
【発明の属する技術分野】
本発明は、単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路に関し、特に、工程がディレイセルに対する影響を低減し、そして、パワー消費及び回路の複雑度を減少するものに関する。
【０００２】
【従来の技術】
クロック単位信号の品質は、一向、回路性能に影響を与える重要因素の一つであり、半導体技術の発展に従って、超大型集積回路システムにおいて、クロック単位信号周波数及びチップの複雑度とも素早く増加し、そのために、チップ内部にあるクロック単位信号の品質は、より大切になる。また、もっと、クロックスキュー(clock skew)とクロッククロックジター(clock jitter)を減少する課題も、高性能超大型集積回路或いはシステムオンチップ（SOC）の設計上の重大な課題である。クロック単位信号の品質を改善すれば、システム操作周波数を有効的に上昇させる他、システム故障を低減して、チップの信頼度を向上できる。今日において、クロック単位信号の品質を改善することに、ディレイロック回路(delay locked circuits)が広く適用されている。
【０００３】
最近、沢山の、ディレイロック回路性能及びクロック単位信号の品質を改善する、新しい設計方法が提案された。ロック原理により大別すれば、ディレイロック回路は開回路式と閉回路式の二つの構成に分けられる。開回路式構成において、最も典型な例は、同期ミラーディレイ回路(synchronous mirror delay、SMD)及びクロック単位同期ディレイ回路(clock synchronized delay、CSD)である。開回路式構成として、最大のメリットは、入力クロック単位バッファー及び出力クロック単位ドライバーの両者のパスディレイ時間の総計が、入力クロック単位周期より小さい条件下で、二つの外部クロック単位周期内で早くロック（即ち、位相同期）する能力を持つ。開回路式構成には、早く位相をロックする能力を持つため、よく、メモリ回路に使われる。しかしながら、開回路式構成において、ディレイ線及びクロック単位ドライバーを写す必要があるので、パワー消費が大きすぎる他、ディレイ線回路間での一致が他の、回路性能に影響する問題がある。
【０００４】
図１１は、形式一の従来の開回路式ディレイロック回路構成図である。回路には、入力クロック単位バッファー８１と、出力クロック単位ドライバー８２と、写しクロック単位ディレイ線８３（同時に、入力クロック単位バッファー及び出力クロック単位ドライバーを写す）と、並列する二つのクロック単位ディレイ線８４、８５(Meas. delay line and Var. delay line)と、これら二つのクロック単位ディレイ線を同期するディレイミラー回路８６(delay mirror circuit)とがある。前述の各素子のパスディレイ時間は、図に表示されていて、この回路がロックされる時、入力から出力までの総パスディレイ時間が、二つの入力クロック単位周期に等しくなる。即ち、
【数１】

である。
【０００５】
図１２は、形式二の従来の開回路式ディレイロック回路構成図である。回路には、入力クロック単位バッファー９１と、出力クロック単位ドライバー９２と、写しクロック単位ディレイ線９３(入力クロック単位バッファーだけを写す)と、並列する二つのクロック単位ディレイ線９４、９５(Meas. delay line and Var. delay line)と、これら二つのクロック単位ディレイ線を同期するディレイミラー回路９６(delay mirror circuit)と、他のスキュー検出器９７ (Skew detector)と、多重化装置９８とがある。
【０００６】
この従来の開回路式ディレイロック回路は、前述の回路と同じ操作条件下では、同じく、二つの入力クロック単位周期内でロックする能力を持つが、形式一の従来のディレイロック回路が同時に入力クロック単位バッファーと出力クロック単位ドライバーを写す必要な欠点を改善して、出力クロック単位ドライバーを写すためのパワー消費が節約できる。
しかし、形式二のディレイロック回路の構成には、依然として、クロック単位ディレイ線を写す必要がある。それに、一致する必要がある、ディレイ線の構成には、次の問題がある。
トポロジ方式や工程変化及びIR drop効果等の要因により、二つのクロック単位ディレイ線の回路特性を一致に維持することが難しい。このような差異は、直接に、出力クロック単位の休止位相誤差及びクロッククロックジター量等の、ディレイロック回路にある主な回路性能に影響を与える。
回路構成には、二つのディレイ線が使われるし、ミラー原理でロックを加速するため、
開回路式回路構成において、ロック動作を終了する時、其々にt_ck−t_repパスディレイ時間（図１１のように）を提供するために、二つのディレイ線を同時に操作することが必要であるので、回路のパワー消費を増大することに等しい。
【０００７】
【発明が解決しようとする課題】
本発明の主な目的は、工程がディレイセルに対する影響を低減し、そして、パワー消費及び回路の複雑度を減少する単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路を提供する。
【０００８】
【課題を解決するための手段】
本発明は、前述の目的を達成するため、単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路であり、クロック単位信号フロー制御機構及びディレイセル順列の置換を含み、当該フロー制御機構において、当該ディレイロック回路には、一つのクロック単位ディレイ線しか要らないし、この単一のクロック単位ディレイ線には、同時にクロックスキューの測定と同期クロック単位の功能を有し、元に存在する測定と、同期ディレイ線にある、互いに一致するかの問題を解消し、また、当該ディレイセル順列の置換により、結果として、動作するディレイセル数を最小化し、同時にパワー消費をより低減できる。
【０００９】
【発明の実施の形態】
図１から図６は、本発明の回路図、回路操作位相図、二つの位相の予期信号波形図、回路経路図、ディレイセル設計形態図、及びディレイセル出力の関係図である。図のように、本発明は、単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路を提供し、主として、一つ以上の多重化装置を持って、一致ではない位相で回路を動作させる時、クロック単位信号を、同一でない経路に切り替えて、同時に、回路順番工作を同一でないモードにすることで、最後にロックの効果を得る。
【００１０】
当該構成は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成され、前述の構成により、当該回路の複雑度及びパワー消費を大幅に低減することが予期でき、同時に、ディレイ線が一致するかの問題がないため、ロックした後の休止位相誤差及びクロッククロックジター量も改善され、当該構成の詳細な操作原理は、次の説明のようである。
【００１１】
本発明のディレイロック回路には、二つの操作位相（図２のように）があり、回路がリセット(Reset)された後、順番に測定位相（Measurement Phase）及び快速ロック位相（Fast-LockPhase）の二つの操作位相に入った後、ロックするが、本発明の回路構成において、ロックした後、電圧や環境変化によるクロックスキューを、再び調整する必要があれば、本回路を“メンテナンス（maintenance）”状態にするため、他のアンド回路が必要であるが、ただ、アンド回路部分が従来の電子回路であるので、ここでは、説明を省略して、本発明に関する回路の二つの位相操作功能だけを詳しく説明する。
【００１２】
前述のように、測定位相（Measurement Phase）と快速ロック位相（Fast-Lock Phase）とを通した後、当該回路がロック効果を達し、測定位相（Measurement Phase）の目的は、位相が同期外れになる前に、内部クロック単位信号（Ck_Int）と外部クロック単位信号（Ck_Ext）との間のクロックスキュー大きさを測定することであり、図３は、この二つの位相の予期信号波形図であり、始めの測定位相（Measurement Phase）操作の時、信号
【外１】

（ここに、
【外１】

は、回路が初期(Initial)状態で始まるばかりであるか、或いは、既にディレイセルの選択信号を決定（ select ）したかを表す）が低いレベルに設定され、クロック単位信号が通る回路は、開路構成に設定され、図４の経路１（Path １）のようである。
【００１３】
基本に、内部クロック単位信号は、複数のポジティブエッジトリガーのフリップフロップからなるタイミング制御ユニット４(Timing Control Unit)を駆動し、Ck_IntでTDC_Start （ Timing Detective Circuit Start タイミング検出回路の開始）信号を生成し、その後、Ck_ExtでTDC_Stop（ Timing Detective Circuit Stop タイミング検出回路の停止）をトリガーするから、図３のタイミング図から分かるように、TDC_StartとTDC_Stopとの両信号の時間差は、始める時の「クロック単位周期」と「クロックスキュー(clock skew、 Td(Skew)) 」の差であり、丁度、クロック単位ディレイ線１が提供すべくディレイ時間である。
【００１４】
快速ロック位相（Fast-Lock Phase）の目的は、TDC_StartとTDC_Stopとの両信号の時間差を、ディレイセル数に換算（ミラー）して、必要とするディレイ時間を生成し、内部クロック単位信号が、外部クロック単位信号によってロックされる。ディレイミラー回路３(delay mirror circuit)の動作を簡単に説明するため、まず、可変なディレイ線１において、一つのディレイセルの両出力端を其々にDo〜DnとDo’〜Dn’で表し、また、出力選択信号をSo〜Ｓnで表する。可能なディレイセルの設計形態（図５のように）として、その当該ディレイミラー回路３の動作は、次のようである。
【００１５】
ディレイミラー動作が始まる時、
【外１】

が依然として０であり、TDC_Start信号がディレイ線に入り、図４の経路２（Path２）のようである。
TDC_Stopの信号が、高いレベルに転換する瞬間、Do〜Dnの値が、ディレイミラー回路３の出力端にロックされる。図６は、TDC_StartとTDC_Stopの両信号と、各ディレイセル出力の関係図である。図６の例において、ディレイミラー回路３の前方からの３ビットの出力が１で、他のビットの出力が０であり、表示に必要とするディレイセル数が３である。
回路の工作がここまでで、次は、出力多重化装置６１、６２、６３により、制御が選択され、クロック単位信号が、必要とするディレイセル数を通した後、出力するが、説明に提出される、可能なディレイセル設計形態に合わせるため、その出力される選択信号は、エンコーダ５を通さなければならず、エンコーダ５の出力（図６の表のように）は、３番目のビットだけが高いレベルで、他のビットが低いレベルである。
必要とするディレイセル数が決定された後、タイミング制御回路４が
【外１】

を１に転換し、また、ディレイミラー動作を終了して、ロック状態になる。この時、休止位相誤差が一つのディレイセルのパス時間を超えない。この位相誤差が工程の進みに従って縮小する。
【００１６】
図７〜１０は、本発明の他の実施形態の回路図、ディレイ線設計形態図、ビット置換器出力図、他の実施形態の回路経路図である。図のような、本発明の、パワー消費を低減するディレイロック回路は、構成が図７のようである。当該低いパワー設計の説明は次のようである。
【００１７】
まず、ディレイセルを、特定な組み合わせにし、これにより、各グレードのディレイセルが、上位グレードのディレイセルの出力、或いは外部クロック単位の入力を選択することができる。図８は、可能なクロック単位ディレイ線１の設計形態の一つである。
【００１８】
前述の第１種の新しい構成を持つエンコーダ５の出力端に、他の一組のビット置換器７(bit-reverser)を増設し、図７は、修正後の回路ブロック図である。ビット置換器７の働きは、最初の、エンコーダ５が出力したディレイセル選択信号を、置換し直し、置換動作は、ディレイセル選択信号のビット順序を逆転することである。転換動作を実現するには、多種の方式があり、その中、最も有効な方法は、配線(hard-wired)である。図９のように、ビット置換器７は、図６の例において、エンコーダ５からの、三番目のビットだけが高いレベルである出力結果を、最後から三番目のビットだけが高いレベルにし、この時、
クロック単位信号がディレイセルを通す経路は、図１０のようである。これにより、クロック単位信号が、出力端に近い,必要とする数のディレイセルしか通さないし、前方の幾つのディレイセルが休止状態に維持するので、パワーを節約する目的が達成できる。
【００１９】
前述したのは、ただ本発明のより良い実施例であり、本発明の特許請求の範囲がそれに制限されないし、本発明の特許請求範囲や発明明細書内容により、簡単な等価変化や修正などが、本発明の特許請求範囲に含まれる。
【００２０】
【発明の効果】
本発明によれば、工程がディレイセルに対する影響を低減し、そして、パワー消費及び回路の複雑度を減少する単一ディレイ線及最小化工作ディレイセルを有するディレイロック回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の回路図である。
【図２】本発明の回路操作位相図である。
【図３】本発明の二つの位相の予期信号波形図である。
【図４】本発明の回路経路図である。
【図５】本発明のディレイセル設計形態図である。
【図６】本発明ディレイセル出力の関係図である。
【図７】本発明の他の実施形態の回路図である。
【図８】本発明のディレイ線設計形態図である。
【図９】本発明のビット置換器出力図である。
【図１０】本発明の他の実施形態の回路経路図である。
【図１１】従来の開回路式ディレイロック回路構成図である。
【図１２】従来の、他の開回路式ディレイロック回路構成図である。
【符合の説明】
１クロック単位ディレイ線
２出力クロック単位ドライバー
３ディレイミラー制御器
４タイミング制御ユニット
５エンコーダ
６１、６２、６３第１、２、３多重化装置
７ビット置換器

Claims

回路操作位相が測定位相(Measurement Phase)で動作する時、回路は、主として、クロック単位ディレイ線が必要とする大きさの制御信号を生成し、快速ロック位相 (Fast-Lock Phase)で動作する時、回路は、測定位相で動作して生成したクロック単位ディレイ線の大きさの制御信号を、必要とするディレイセルにミラーし、快速ロック能力を持つディレイロック回路は、単一クロック単位ディレイ線で、クロックスキューの大きさに対して上記測定位相と同期せしめる目的を達成するディレイロック回路において、上記ディレイロック回路は、測定位相で動作する時、クロック単位ディレイ線の信号経路が、一つ以上の多重化装置で、クロック単位ディレイ線と一時的に隔離するように制御し、
回路が快速ロック位相で動作する時、当該クロック単位ディレイ線の信号経路が、当該一つ以上の多重化装置で、クロック単位ディレイ線を通すように制御することを特徴とする単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路。
上記クロック単位ディレイ線が必要とする大きさの制御信号を生成するのは、タイミング制御ユニット(Timing Control Unit)であり、また、内部クロック単位信号(Ck_Int)のポジティブエッジトリガーでTDC_Start（ Timing Detective Circuit Start タイミング検出回路の開始）信号が生成され、内部クロック単位信号のポジティブエッジトリガーした後の外部クロック単位信号(Ck_Ext)のポジティブエッジトリガーでTDC_Stop（ Timing Detective Circuit Stop タイミング検出回路の停止）信号が生成され、また、
該TDC_Stop信号の出力が、
【外１】

信号をトリガーすることを特徴とする請求項１記載の単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路。
快速ロック位相で動作する時、ミラー動作は、ディレイミラー回路(Delay Mirror Circuit)とエンコーダ(Encoder)とにより完成され、ディレイミラー回路は、一組のフリップフロップから組み合わせられ、外部クロック単位信号 (Ck_Ext) のポジティブエッジトリガーで生成されたTDC_Stop（ Timing Detective Circuit Stop タイミング検出回路の停止）信号が転換する時、フリップフロップの入力データが出力端にロックされ、
当該エンコーダは、更に、ディレイミラー回路の出力を、単一ビットが高いレベルであるデータ形態に編制することを特徴とする請求項１記載の単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路。
パワー消費を低減できるディレイロック回路であって、
上記低パワー消費のディレイロック回路操作位相が測定位相(Measurement Phase)で動作する時、回路は、主としてクロック単位ディレイ線が必要とする大きさの制御信号を生成するが、快速ロック位相 (Fast-Lock Phase) で動作する時、回路は、測定位相で動作して生成したクロック単位ディレイ線の大きさの制御信号を、必要とするディレイセルにミラーし、同時に、回路がロックされる時、その他のディレイセルがクローズされ、快速ロック能力を有するディレイロック回路には、単一のクロック単位ディレイ線だけで、クロックスキューの大きさを測定位相と同期せしめることができ、パワー消費を節約する目的が達成できるディレイロック回路において、上記ディレイロック回路は、測定位相で動作する時、クロック単位ディレイ線の信号経路が、一つ以上の多重化装置で、クロック単位ディレイ線と一時的に隔離するように制御し、回路が快速ロック位相で動作する時、当該クロック単位ディレイ線の信号経路が、当該一つ以上の多重化装置で、クロック単位ディレイ線を通すように制御することを特徴とする単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路。
上記クロック単位ディレイ線が必要とする大きさの制御信号を生成するのは、タイミング制御ユニット(Timing Control Unit)であり、また、内部クロック単位信号(Ck_Int)のポジティブエッジトリガーでTDC_Start（ Timing Detective Circuit Stat タイミング検出回路の開始）信号が生成され、内部クロック単位信号のポジティブエッジトリガーした後の外部クロック単位信号(Ck_Ext)のポジティブエッジトリガーでTDC_Stop（ Timing Detective Circuit Stop タイミング検出回路の停止）信号が生成され、また、
該TDC_Stop信号の出力が、
【外１】

信号（ここに、
【外１】

は、回路が初期 (Initial) 状態で始まるばかりであるか、或いは、既にディレイセルの選択信号を決定（ select ）したかを表す）をトリガーすることを特徴とする請求項４記載の単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路。
快速ロック位相で動作する時、ミラー動作は、ディレイミラー回路(Delay Mirror Circuit)と、エンコーダ(Encoder)と、ビット置換器（bit-reverser）との三者によって完成され、また、ディレイミラー回路は、一組のフリップフロップから構成され、外部クロック単位信号 (Ck_Ext) のポジティブエッジトリガーで生成されたTDC_Stop（ Timing Detective Circuit Stop タイミング検出回路の停止）信号が転換する時、フリップフロップの入力データが出力端にロックされ、当該エンコーダは、更に、ディレイミラー回路の出力を、単一ビットが高いレベルであるデータ形態に編制して、また、当該ビット置換器は、エンコーダから出力したデータの最高ビットと最低ビットとを互いに置換し、
続いて、次に高いビットと次に低いビットとを順に置換することに使われることを特徴とする請求項４記載の単一ディレイ線及び最小化工作ディレイセルを有するディレイロック回路。