JP2013179671A - シリアルクロック及びデータリカバリのための信号インタリービング - Google Patents

Abstract

【課題】シリアルデータストリームからタイミング情報及びデータを回復させるクロック及びデータリカバリ（ＣＲＤ）システム及び方法を提供する。
【解決手段】ＣＤＲシステム（100）は回復状態のクロック／データ信号を生じさせるサンプリング回路（105）及びインタリービングフィードバックネットワーク（110）を有する。このネットワークは、回復信号に基づき制御信号を生じさせる論理回路（115）、制御信号に基づき大域クロック信号の４つの位相から選択を行う第１マルチプレクサ（120）、選択大域クロック信号に基づき遅延信号を生じさせる第２マルチプレクサに結合されている第１遅延セル組を含む第１遅延ロックループ（130）及び１組の移相フィードバック信号を生じさせる第２遅延セル組を含む第２遅延ロックループ（135）を有する。
【選択図】図１

Description

本発明は、シリアルデータストリームからクロック及びデータを回復させるシステム及び方法に関する。

なお、本願は、２００６年９月２５日に出願された米国仮特許出願第６０／８４７，３４２号（代理人事件番号：５９４７２−８８３２．ＵＳ００）（発明の名称：SHIFTED DLL CLOCK DATA RECOVERY）の優先権主張出願であり、この米国仮特許出願を参照により引用し、その記載内容を本明細書の一部とする。

最新式の処理システムは、他のシステムコンポーネントとデータ交換するためにシリアルデータ転送技術を利用する場合が多い。例えば、多くのパーソナルコンピュータは、周辺装置との情報のやり取りのためにＵＳＢポートを用いている。シリアルデータ転送は、直観的にはパラレルデータ転送よりも遅いように思われるが、シリアル転送の効率は、高いデータ転送速度ではパラレル転送効率に勝る。データ転送速度の増大につれて、パラレル転送は、キャパシタンス、相互インダクタンス、符号間干渉（ＩＳＩ）及びノイズが僅かであってもこれらの影響をより受けやすくなり、これらは全て、伝送速度を減少させると共にデータのゆがみを生じさせる場合がある。

しかしながら、シリアルデータ転送の一欠点は、処理システムがタイミング情報をデータストリームで別個に受け取ることがないということにある。それどころか、タイミング情報は、データストリーム中に埋もれている。処理システムがシリアルデータを受け取ると、この処理システムは、近似周波数基準からクロック信号を生じさせてこのクロック信号を受け取ったデータストリーム中の遷移に合わせる必要がある。残念ながら、データ転送速度が増大し続けた場合、処理システムは、クロック信号を発生させてこれを合わせることがますます困難になる。その主な原因は、タイミング情報が非常に迅速に捕捉されて処理されなければならないということにある。その結果、処理システムは、シリアルデータストリームを受け入れることができるようクロック信号を正確に発生させるためにますます複雑であり、かくして高価な回路を備えなければならない。

シリアルデータストリームからタイミング情報及びデータを回復させるクロック及びデータリカバリ（ＣＲＤ）システム及び方法が開示される。ＣＤＲシステムは、回復したクロック／データ信号を生じさせるサンプリング回路及びフィードバックをサンプリング回路に与えるインタリービングフィードバックネットワークを有する。このネットワークは、回復クロック／データ信号に基づいて制御信号を生じさせる論理回路、制御信号に基づいて大域クロック信号の４つの位相から選択を行う第１のマルチプレクサ、選択した大域クロック信号に基づいて遅延信号を生じさせる第２のマルチプレクサに結合されている第１の組をなす遅延セルを含む第１の遅延ロックループ、及び１組の移相フィードバック信号を生じさせる第２の組をなす遅延セルを含む第２の遅延ロックループを有し、１組の移相フィードバック信号は、サンプリング回路を受け取ったシリアルデータストリーム中の遷移に位相合わせするようサンプリング回路に印加される。第２の遅延ロックループを通常の動作中は開モードで動作させ、タイミング又はインタリービングの際の遷移中は閉モードで動作させるのが良い。幾つかの実施形態では、論理回路は、大域クロック信号の個数Ｎ及び周期Ｔ₁並びに第１の遅延ロックループ中の遅延セルの個数Ｍに基づくインクリメンタル解像度を有するフィードバック信号を生じさせるよう第１及び第２のマルチプレクサを動作させる。

種々の電子構成体のうちの任意のものを用いてＣＤＲシステムを具体化でき、かかる電子構成体としては、インテグレーテッド型マイクロエレクトロニクス、プログラマブルデバイス及び１つ又は２つ以上の電子部品を横切って分布して設けられる回路が挙げられる。例えば、本発明の実施形態を集積回路、プログラマブルチップ、コンピュータソフトウェアプログラム及び（又は）相互接続チップセットを備えたプリント回路板に組み込むことができる。したがって、特定タイプの電子メディア及び回路と関連している場合のある周知の特徴は、種々の実施形態の説明を不必要に不明瞭にするのを回避するために詳細には図示しておらず又は説明していない。当業者であれば、以下に説明する細部のうちの幾つかを除いて追加の実施形態を想到でき、他の実施形態は、図１〜図３を参照して以下に説明する特徴に加えて、種々の特徴を有しても良いことは理解されよう。

シリアルデータストリームからタイミング情報及びデータを回復させるクロック及びデータリカバリ（ＣＤＲ）システムの略図である。 図１のＣＤＲシステムを動作させる方法に対応したタイミング図である。 ＣＤＲシステムのフィードバックネット内の信号遷移を調整する方法に対応したタイミング図である。

図１は、シリアルデータストリームＲ_XP，Ｒ_XNを受け取り、単相又は多相の回復クロック信号Ｓ_CLKを生じさせる代表的なクロック及びデータリカバリ（ＣＤＲ）システム１００のブロック図である。回復状態のクロック信号は、受け取ったシリアルデータ中のデータの復号又は他のシステムタイミング目的に利用できる。図１に示す実施例では、システム１００は、サンプリング回路１０５及びインタリービングフィードバックネットワーク１１０を有している。サンプリング回路１０５は、フィードバックネットワーク１１０により生じたフィードバック信号Ｆｆ₁〜Ｆｆ₈に従って、受け取ったシリアルデータストリームをサンプリングする。本明細書において説明するように、フィードバック信号により、サンプラは、受け取ったシリアルデータストリーム中の遷移への迅速且つ正確な位相合わせを行うことができる。幾つかの実施形態では、サンプリング回路１０５は、フィードバックネットワーク１１０からフィードバック信号Ｆｆ₁〜Ｆｆ₈のうちの１つ又は２つ以上を受け取るよう結合された個々のサンプラから成るアレイを有するのが良い。個々のサンプラは、例えば、フィルタブロック、サンプルホールド回路及び制御回路を有するのが良い。個々のサンプラは、フィードバック信号に基づいてシリアルデータＲ_XP，Ｒ_XNをサンプリングして１つ又は２つ以上のクロック信号位相に対応した離散的信号を生じさせる。

フィードバック信号Ｆｆ₁〜Ｆｆ₈を生じさせるため、フィードバックネットワーク１１０は、制御論理回路１１５と、第１及び第２のマルチプレクサ１２０，１２５と、対応の位相検出器（ＰＤ）、電荷ポンプ（ＣＰ）、遅延チェーン１４０，１４５及びキャパシタを含む第１及び第２の遅延ロックループ（ＤＬＬ）１３０，１３５とを有する。制御論理回路１１５は、サンプリングしたシリアルデータに基づいて幾つかの制御信号（ｓｅｌ０，ｓｅｌ１，ｓｅｌ２）を生じさせる。制御信号は、以下のようにフィードバックネットワーク１１０の動作を協調させるために用いられる。

第１の制御信号ｓｅｌ０を第１のマルチプレクサ１２０に印加し、この第１の制御信号を用いてインタリーブされるべき４相大域クロックの１つの位相（Ｐ₁，Ｐ₂，Ｐ₃，Ｐ₄）を選択する。４相大域クロックは、ＰＬＬ又は他のタイミング回路（図示せず）により提供される。制御信号ｓｅｌ０により選択された大域クロックの位相を第１のＤＬＬ１３０の入力及びＤＬＬ内の遅延チェーン１４０に入力する。遅延チェーン１４０は、複数個の遅延信号Ｄ₁〜Ｄ_M（この場合、Ｍ＝２ⁿ−１であり、ｎは、正の整数値である）を生じさせる。幾つかの実施形態では、ｎ＝４であり、それにより、各々が２４゜の位相遅延に相当する１５個のクロック信号遅延インクリメントが得られる。第２のマルチプレクサ１２５は、第１のＤＬＬ１３０中の遅延チェーン１４０の各遅延セルに接続されている。制御信号ｓｅｌ１を第２のマルチプレクサ１２５に印加して所望の遅延セルを選択し、遅延信号Ｄ₁〜Ｄ_Mがこの遅延セルから取り出されるべきである。制御論理回路１１５による特定の大域クロック信号及び特定の遅延セル信号の選択は、信号をインタリーブする（又は、信号のインタリービング）という表現で表される。

第２のマルチプレクサ１２５から出力された遅延信号（即ち、信号Ｄ₁〜Ｄ_Mのうちの１つ）は、第２のＤＬＬ１３５の入力に結合されている。第２のＤＬＬは、２つの動作モードで動作することができる。「開」動作モードでは、第２のＤＬＬ１３５中の遷移マルチプレクサ１５０は、マルチプレクサ１２５から出力された遅延信号を受け取り、この遅延信号をＤＬＬの入力及びＤＬＬ内の遅延チェーン１４５に入力するよう構成されている。「閉」動作モードでは、遷移マルチプレクサ１５０は、遅延チェーン１４５の出力を受け取り、この遅延チェーンの出力をＤＬＬの入力に与えるよう構成されている。図３を参照して以下に詳細に説明するように、閉動作モードは、インタリービングを変更する際に（即ち、マルチプレクサ１２０を介するクロックの選択かマルチプレクサ１２５を介する遅延セルの選択かのいずれかを変更する場合に）一時的にイネーブルになる。第２のＤＬＬについて選択される動作モードは、制御論理回路１１５により遷移マルチプレクサ１５０に印加される制御信号ｓｅｌ２により決定される。第２のＤＬＬ１３５は、シリアルデータＲ_XP，Ｒ_XNの特定の単位間隔（ＵＩ）に対応したフィードバック信号Ｆｆ₁〜Ｆｆ₈Ｆを生じさせる。フィードバック信号は、第２のＤＬＬ１３５中の遅延チェーン１４５の各遅延セルから取り出され、サンプリング回路１０５に印加される。幾つかの実施形態では、遅延チェーン１４５中の段の数は、８であり、それにより、各々位相が４０゜だけ離れた８つのフィードバック信号が生じ、かかるフィードバック信号は、サンプリング回路によって使用できる。

当業者であれば理解されるように、幾つかの実施形態では、第２のＤＬＬ１３５を省くことができ、或いは、システム１００は、フィードバック信号Ｆｆ₁〜Ｆｆ₈を生じさせる１つ又は２つ以上の他の形式の中間回路（例えばフィルタ、遅延ネットワーク、ＰＬＬ等）を用いることができる。当業者であれば更に理解されるように、制御論理回路１１５は、一般に、レジスタ、フリップフロップ又は、回復したクロック信号Ｓ_CLKをモニタし、第１のＤＬＬ１３０及び第２のＤＬＬ１３５の入力及び出力信号方式の少なくとも一部を協調させる他のタイミングコンポーネントに関する種々の構成のうちの任意のものを有する。

図２は、フィードバックネットワーク１１０により実施できる信号のインタリービングの実施形態を示すタイミング図である。具体的に説明すると、図２は、大域クロック信号Ｐ₁〜Ｐ₄、遅延信号Ｄ₁〜Ｄ₁₅（この場合、Ｍ＝１５である）の立ち上がり端及びフィードバック信号のうちの１つＦｆを示している。大域クロック信号Ｐ₁〜Ｐ₄は、周期Ｔ₁を有し、これら大域クロック信号は、Ｔ₁／４に等しい位相差ＵＩだけ互いにオフセットしている。遅延信号Ｄ₁〜Ｄ₁₅は、Ｔ₁／Ｍという最短遅延時間ｔ_MINだけ互いにオフセットしており、このＴ₁／Ｍは、図示の実施形態では、４ＵＩ／１５又は２４゜の位相差に等しい。実線で示されたフィードバック信号Ｆｆは、大域クロック信号Ｐ₂（第１のマルチプレクサ１２０を介して）及び遅延信号Ｄ₁₂（第２のマルチプレクサ１２５を介して）を選択するフィードバックネットワーク１１０に対応している。一般に、フィードバック信号は、Ｔ₁／（Ｍ×Ｎ）又はＵＩ／Ｍに等しい解像度ｔ_RESを有している。かくして、図示の実施形態では、フィードバックネットワーク１１０は、フィードバック信号ＦｆをＵＩ／１５の整数倍の状態で、即ち期間Ｔ₁にわたり約６゜の位相インクリメントの状態で前方又は後方に動かすことができる。例えば、フィードバック信号Ｆｆの位相は、第１のマルチプレクサ１２０がＰ₁を選択し、第２のマルチプレクサ１２５がＤ₁を選択すると、前方にシフトする。変形例として、フィードバック信号Ｆｆの位相は、第１のマルチプレクサ１２０がＰ₃を選択し、第２のマルチプレクサ１２５がＤ₈を選択すると、後方にシフトする。フィードバック信号Ｆｆの前後方向のシフトは、図２において点線でフィードバック信号に反映されている。したがって、フィードバックネットワークは、受け取ったシリアルデータストリームとの位相合わせを行おうとする場合、高い解像度をもたらす。

動作原理を説明すると、種々の不安定性は、クロックの選択の切り換え（マルチプレクサ１２０を介する）か遅延セルの選択の変更（マルチプレクサ１２５を介する）かのいずれかによりインタリービングを変化させる際に生じる場合がある。インタリービングのかかる変化は、フィードバック信号を受け取ったデータストリーム中の変化に応答して変化させる必要があるときに生じる場合がある。図３は、生じる場合のある不安定性のうちの１つを反映したタイミング図である。図３は、遅延信号Ｄ₁₂，Ｄ₇及びＤ₁₂からＤ₇への切り換えの結果として生じる場合のある２つのフィードバック信号に関するタイミング図である。第１のフィードバック信号Ｆｆ１８０は、Ｄ₁₂からＤ₇への制御されなかった遷移の結果である。フィードバック信号１８０は、Ｄ₁₂からＤ₇への遷移の間に調整が行われなかったことにより生じる引き伸ばし部分１８４を有する。（他の未調整遷移では、フィードバック信号は、引き伸ばし部分ではなく短くなった部分を有する場合がある。）これとは対照的に、第２のフィードバック信号Ｆｆ１８２は、Ｄ₁₂からＤ₇への調整された遷移の結果であり、かかる調整により、ＵＩの２つ又は３つ分以上にわたりフィードバック信号中の必要な変化が次第にシフトされる。例えば、信号調整を第２のＤＬＬ１３５（図１）の遷移マルチプレクサ１５０により実施できる。ＤＬＬが１つ又は２つのサイクルに関して閉動作ループで動作するよう遷移マルチプレクサ１５０を切り換えることにより、マルチプレクサは、遅延チェーン１４５への直接的な遅延信号Ｄ₇の印加を一時的に遅延させることができる。これにより、現在遅延チェーン１４５内に存在する遅延信号Ｄ₁₂は隔離され、第２のＤＬＬ１３５内の位相検出器ＰＤは、信号の位相を次第に調節することができ、ついには、ＤＬＬを開動作モードに切り換えることができ、遅延信号Ｄ₇を直接遅延チェーン１４５に印加することができるようになる。図３に示されているように、第２のフィードバック信号Ｆｆ１８２は、２サイクルに至らないうちに遷移する。他の実施形態では、信号調整を他の仕方で行うことができる。例えば、フィードバックネットワーク１１０は、遅延信号Ｄ₁〜Ｄ_Mの遷移速度を次第にシフトさせる第３のＤＬＬを有しても良い。

開示したＣＤＲシステム１００とは対照的に、従来型フィードバックネットワークは、高シリアルデータ転送速度で高い値の解像度を達成するのは困難である。具体的に言えば、０．１３μｍ特徴部サイズ方式（feature size regime ）及びこれを上回る特徴部サイズ方式では、従来型フィードバックネットワークの解像度は、フィードバックデバイス内の遅延要素（即ち、ＤＬＬ、ＰＬＬ又は他の形式のループデバイス）により制約される。例えば、データ速度が５Ｇｂｐｓ以上（即ち、ＵＩ＝２００ｐｓ）であり、解像度がＵＩ／１５である場合（例えば図２参照）、従来のＤＬＬ利用フィードバックデバイスは、直列に結合された６０個の遅延セルを必要とする。かかる直列結合体中の各遅延セルは、約１３ｐｓの最短遅延時間ｔ_MINを有する必要がある。遅延セルの個数が多いことに加えて、このように遅延時間を短くする必要があるということにより、フィードバックネットワーク中の電力消費量が著しく増大する。これにより、かかる解像度を達成するのが困難になり、したがって、かかるデータ転送速度は、動作上のオーバヘッドに起因して実現不可能である。

しかしながら、インタリービングフィードバックネットワーク１１０及びその関連の実施形態では、高いデータ転送速度でのタイミングデータの回復に関する上述の問題及び他の問題を軽減する。従来型フィードバックネットワークと比較すると、フィードバックネットワーク１１０は、高い解像度を達成するのに僅かな遅延セルしか必要としないフィードバックデバイスを有する。例えば、解像度がＵＩ／１５の場合、第１のＤＬＬは、１５個という少ない数の遅延セルしか必要としない。これは、従来のＤＬＬ利用フィードバックデバイスの６０個の遅延セルの１／４以下である。また、個々の遅延セルの最短遅延時間を長くすることができ、それにより、第１のＤＬＬ１０７の電力消費量が最小限に抑えられる。例えば、データ速度が５Ｇｂｐｓの場合、個々の遅延セルの最短遅延時間Ｔ_MINは、約５３ｐｓであって良く、これは、従来のＤＬＬ利用フィードバックデバイスの最短遅延時間の４倍以上である。その結果、遅延チェーン１４０，１４５は、遅延時間が長くなり且つ遅延セルの個数が少なくなっている。これにより、フィードバックネットワーク１１０の電力消費量が減少し、高いフィードバック信号解像度が可能になり、しかも高いデータ転送速度が達成できる。

他の実施形態では、特定のシリアルデータ転送速度と関連したＣＤＲシステムは、インタリービングフィードバックネットワークが特定のＵＩ及び解像度ｔ_RESを有するよう設計することにより製造できる。以下の表１は、例えば、ｔ_RES、ｔ_MIN及び（又は）ＵＩの種々の値を達成するよう選択可能なＴ₁，Ｎ及びＭの指定された値の特定の実施形態を示している。項目Ｉは、ｔ_RES、ｔ_MIN及びＵＩがＴ₁に正比例していることを示し、項目ＩＩは、ｔ_RES、ｔ_MIN及びＵＩがＮに反比例していることを示し、項目ＩＩＩは、ｔ_RES及びｔ_MINがＭに反比例し、ＵＩは一定のままであることを示している。

表１−ｔ_RES、ｔ_MIN及びＵＩの値は、Ｔ₁、Ｎ及びＭの指定値に対応

上述のことから、本明細書において例示目的でＣＤＲシステムの特定の代表的な実施形態を説明したが、これら実施形態に対する種々の改造を行うことができるということは理解されよう。例えば、上述した数よりも多くの又は少ないクロック信号、遅延信号及びフィードバック信号を生じさせることができる。かかる信号は又、種々の形式の立ち上がり端プロフィール及び立ち下がり端プロフィールを含む種々の信号形状のうちの任意のものを有しても良い。加うるに、特定の実施形態の関連で説明したＣＤＲシステムの或る特定の特徴を他の実施形態において組み合わせ又は省くことができる。例えば、第１及び第２のマルチプレクサを第１及び第２のＤＬＬの少なくとも一方の制御論理回路に組み込むことができる。また、他のコンポーネントをフィードバックネットワーク内に組み込むと共に（或いは）制御論理回路に結合することができる。例えば、制御論理回路をクロック信号を生じさせるＰＬＬ又はＤＬＬを制御するよう動作的に結合しても良い。さらに、インタリービングに対する変更が行われる場合、遷移マルチプレクサ１５０以外の回路を用いても、フィードバックネットワークの安定性を確保することができる。さらに、或る特定の実施形態と関連した利点をこれら実施形態の関連で説明したが、他の実施形態でもかかる利点を奏することができ、又、全ての実施形態が必ずしもかかる利点を奏する必要はない。

また、ＣＤＲシステム及びその関連の実施形態を多種多様な動作環境中で動作する種々の装置のうちの任意のものに組み込むことができる。かかる装置の例としては、中央処理装置、記憶装置、入力装置（例えばキーボード及びポインティング装置）、出力装置（例えばディスプレイ装置）及びストレージ装置（例えばディスクドライブ）が挙げられる。動作環境の例としては、パーソナルコンピュータ、サーバーコンピュータ、携帯型又はラップトップ型装置、マルチプロセッサシステム、マイクロプロセッサ利用システム、プログラム可能コンシューマエレクトロニクス、ディジタルカメラ、ネットワークＰＣ、ミニコンピュータ、メインフレームコンピュータ、上述のシステム又は装置のうちの任意のものを含む分散コンピューティング環境等が挙げられる。コンピュータシステムは、携帯電話、携帯情報端末、スマートホン、パーソナルコンピュータ、プログラム可能なコンシューマエレクトロニクス、ディジタルカメラ等であって良い。したがって、本発明は、特許請求の範囲の記載による以外に限定されることは無い。

上述のことから、本発明の特定の実施形態を例示目的で説明したが、本発明の精神及び範囲から逸脱することなく種々の改造を行うことができることは理解されよう。したがって、本発明の範囲は、特許請求の範囲の記載にのみ基づいて定められる。

１００ クロック及びデータリカバリ（ＣＤＲ）システム
１０５ サンプリング回路
１１０ インタリービングフィードバックネットワーク
１１５ 制御論理回路
１２０，１２５，１５０ マルチプレクサ
１３０，１３５ 遅延ロックループ（ＤＬＬ）
１４０，１４５ 遅延チェーン

Claims (25)

1. シリアルデータストリームからタイミング情報を回復させるシステムであって、
   フィードバック信号を用いてシリアルデータストリームをサンプリングすることにより回復状態のデータ信号を生じさせるサンプリング回路と、
   前記フィードバック信号を生じさせるインタリービングフィードバックネットワークとを有し、前記インタリービングフィードバックネットワークは、
   前記回復データ信号に基づいて制御信号を生じさせる制御回路と、
   複数個の周期的信号を受け取り、第１の制御信号に基づいて個々の周期的信号を選択するよう結合された第１のマルチプレクサと、
   前記選択された周期的信号に基づいて複数個の遅延信号を生じさせる第１の一連の遅延セルを含む第１の遅延ロックループと、
   前記複数個の遅延信号を受け取り、第２の制御信号に基づいて個々の遅延信号を前記サンプリング回路のための前記フィードバック信号として選択するよう結合された第２のマルチプレクサとを有する、システム。
2. 前記第１の一連の遅延セルは、Ｍ個の遅延セルから成り、Ｍは、数列（２ⁿ−１）から選択された値であり、この場合、ｎは、正の整数値である、請求項１記載のシステム。
3. 前記個々の周期的信号は、周期Ｔ₁を有すると共に単位間隔Ｔ₁／Ｎのオフセット位相を有し、Ｎは、前記第１のマルチプレクサにより受け取られた個々の周期的信号の数である、請求項２記載のシステム。
4. 前記制御回路は、前記第１のマルチプレクサ及び前記第２のマルチプレクサを制御して前記フィードバック信号がＴ₁／（Ｎ×Ｍ）のインクリメンタル解像度を有するよう構成されている、請求項３記載のシステム。
5. 前記第２のマルチプレクサに結合されていて、選択した遅延信号に基づいて前記フィードバック信号を生じさせる第２の一連の遅延セルを含む第２の遅延ロックループを更に有する、請求項１記載のシステム。
6. 前記第２の遅延ロックループは、前記制御回路から制御信号を受け取るよう結合された遷移マルチプレクサを更に有し、前記遷移マルチプレクサは、前記第２の遅延ロックループが前記制御信号に応答して閉動作モードを取るようにさせる、請求項５記載のシステム。
7. 前記複数個の周期的信号のうちの１つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項６記載のシステム。
8. 前記複数個の遅延信号のうちの１つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項６記載のシステム。
9. シリアルデータストリームからタイミング情報を回復させる方法であって、
   サンプリング回路によって回復したシリアルデータストリームと関連のあるデータ信号に基づいて複数個の周期的信号のうちの１つを選択するステップと、
   前記選択した周期的信号を遅延させて複数個の遅延信号を生じさせるステップと、
   前記回復したデータ信号に基づいて前記遅延信号のうちの１つを選択するステップと、 前記選択した遅延信号を前記サンプリング回路のためのフィードバックとして用い、前記サンプリング回路は、前記シリアルデータストリーム中の遷移に位相合わせするために前記回復させたデータ信号を生じさせるようにするステップとを有する、方法。
10. 前記複数個の周期的信号の各々は、大域クロック信号の個々の位相に対応し、前記複数個の周期的信号は、周期がＴ₁であり、Ｔ₁／Ｎの位相差だけ互いにオフセットしたＮ個の個々の周期的信号を更に含む、請求項９記載の方法。
11. 前記複数個の遅延信号を生じさせるよう前記選択した周期的信号を遅延させる前記ステップは、Ｎ個の個々の周期的信号のうちの１つに基づいてＭ個の個々の遅延信号を生じさせるステップを更に含み、前記Ｍ個の個々の遅延信号は、Ｔ₁／Ｍの位相差だけ互いにオフセットしており、Ｍは、数列（２ⁿ−１）から選択された値であり、この場合、ｎは、正の整数値である、請求項１０記載の方法。
12. 前記複数個の遅延信号は、第１の一連のＭ個の遅延セルを有する第１の遅延ロックループにより作られる、請求項１１記載の方法。
13. 前記遅延信号のうちの１つを選択する前記ステップは、前記Ｎ個の個々の周期的信号のうちの１つを前記第１の遅延ロックループに結合する第１のマルチプレクサの動作を制御するステップを更に含み、前記周期的信号の位相のうちの１つを選択する前記ステップは、前記Ｍ個の個々の遅延信号のうちの１つを前記サンプリング回路に結合する第２のマルチプレクサの動作を制御するステップを含む、請求項１２記載の方法。
14. 前記選択した遅延信号を用いてフィードバック信号を生じさせるステップを更に有する、請求項９記載の方法。
15. 前記フィードバック信号は、少なくとも一部が、第２の一連の遅延セルを有する第２の遅延ロックループにより作られる、請求項１４記載の方法。
16. シリアルクロックデータリカバリ回路であって、
    互いに異なる位相を有する複数個のクロック信号を生じさせる基準クロックと、
    前記基準クロックに結合されていて、前記複数個のクロック信号のうちの選択された１つから複数個の遅延信号を生じさせる第１の遅延ロックループと、
    前記第１の遅延ロックループに結合されていて、前記複数個の遅延信号のうちの選択された１つからフィードバック信号を生じさせる第２の遅延ロックループと、
    前記第２の遅延ロックループから前記フィードバック信号を受け取るサンプラアレイとを有し、前記サンプラアレイは、前記フィードバック信号を用いて到来シリアルビットストリームをサンプリングしてシリアルデータを回復させ、前記サンプラアレイは、更に、前記複数個のクロック信号のうちの前記１つ及び前記複数個の遅延信号のうちの前記１つを選択するために用いられる信号を出力する、シリアルクロックデータリカバリ回路。
17. 前記第１の遅延ロックループは、複数個の遅延セルで構成され、前記複数個の遅延信号の各々は、前記複数個の遅延セルの対応の各々によりそれぞれ生じる、請求項１６記載のシリアルクロックデータリカバリ回路。
18. 前記サンプラアレイから出力された前記信号を受け取って複数個の制御信号を生じさせる制御回路を更に有する、請求項１６記載のシリアルクロックデータリカバリ回路。
19. 前記基準クロックに結合されると共に前記制御回路に結合された第１のスイッチを更に有し、前記第１のスイッチは、前記制御回路からの制御信号に応答して前記複数個のクロック信号のうちの１つを選択する、請求項１６記載のシリアルクロックデータリカバリ回路。
20. 前記複数個の遅延セルに結合されると共に前記制御回路に結合された第２のスイッチを更に有し、前記第２のスイッチは、前記制御回路からの制御信号に応答して前記複数個の遅延信号のうちの１つを選択する、請求項１６記載のシリアルクロックデータリカバリ回路。
21. 前記第２の遅延ロックループに結合されると共に前記制御回路に結合された第３のスイッチを更に有し、前記第３のスイッチは、前記第２の遅延ロックループが前記制御回路からの制御信号に応答して閉動作モードを取るようにさせる、請求項１６記載のシリアルクロックデータリカバリ回路。
22. 前記複数個のクロック信号のうちの１つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項２１記載のシリアルクロックデータリカバリ回路。
23. 前記複数個の遅延信号のうちの１つが前記制御回路からの制御信号に応答して選択されると、前記閉動作モードが取られる、請求項２１記載のシリアルクロックデータリカバリ回路。
24. 前記複数個のクロック信号のうちの選択された１つの２サイクル未満の間に前記閉動作モードが取られる、請求項２１記載のシリアルクロックデータリカバリ回路。
25. 前記第２の遅延ロックループは、複数個の遅延セルで構成され、複数個のフィードバック信号を前記複数個の遅延セルによって生じさせて前記サンプラアレイに与える、請求項１６記載のシリアルクロックデータリカバリ回路。

Images