JP5149987B2 - クロック生成回路およびそれを備えた信号再生回路 - Google Patents

クロック生成回路およびそれを備えた信号再生回路 Download PDF

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Description

本発明は、クロック生成回路およびそれを備えた信号再生回路に関し、特に、出力クロック信号の位相を無限に回転可能なＰＬＬ（Phase Locked Loop）回路およびそれを備えたＣＤＲ（Clock Data Recovery）回路に関するものである。
例えば、特許文献１の図１９には、位相比較器、位相補間制御回路および位相補間回路（インターポーザ）からなるループ制御構成を備えたクロックデータリカバリ回路が示されている。位相比較器は、入力データ信号と位相補間回路からの出力クロック信号とを位相比較し、位相補間制御回路が、位相比較結果に応じて位相補間回路を制御する。位相補間回路は、位相補間制御回路からの制御信号に応じて出力クロック信号の位相を０°〜３６０°の間で調整する。例えば、０°位相のクロック信号と９０°位相のクロック信号とをそれぞれ適宜重み付けした上で加算することで０°〜９０°の間の位相のクロック信号が生成される。
また、これを改良した構成として、特許文献１の図１には、位相比較器、クロック相選択回路および位相可変遅延回路からなるループ制御構成を備えたクロックデータリカバリ回路が示されている。位相可変遅延回路は、それぞれ位相が異なり全て同じ重み付けがなされた複数位相のクロック信号を生成する回路となっている。位相可変遅延回路は、クロック相選択回路によって複数位相のクロック信号の中から隣接する２つの位相が選択されると、当該位相の中間の位相のクロック信号を生成する。
また、非特許文献１のＦｉｇ．２には、ＰＬＬ回路を含んだトランシーバ回路が示されている。このＰＬＬ回路は、非特許文献１のＦｉｇ．９に示されるように、フィードバックループ上に位相比較機能と位相調整機能を兼ね備えた回路が設けられており、位相調整信号（Ｉｗｔ，Ｑｗｔ）に応じて出力クロック信号の位相を回転可能な構成となっている。
特開２００４−１８０１８８号公報 John Poulton、他６名、"A 14-mW 6.25-Gb/s Transceiver in 90-nm CMOS"、IEEE Journal of Solid-State Circuits、Ｖｏｌ．４２、Ｎｏ．１２、２００７年１２月、ｐ．２７４５−２７５１
図１８は、本発明の前提として検討した信号再生回路を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）における位相補間回路の構成例を示す概略図である。図１８に示す信号再生回路ＣＤＲ＿Ｃは、特許文献１や非特許文献１と同様に位相補間方式を利用した構成例となっている。ＣＤＲ＿Ｃは、位相比較回路ＰＤ＿Ｒ、ロウパスフィルタＬＰＦ＿Ｒ、符号判定回路ＪＧＥ、位相補間回路ＩＴＰおよび位相同期ループ回路ＰＬＬによって構成される。ＰＤ＿Ｒは、入力されたデータ信号Ｄｉｎの位相とＩＴＰからのクロック信号ＣＬＫｏｕｔの位相とを比較する。ＬＰＦ＿Ｒは、その比較結果に対して多数決判定等を行い、ＩＴＰに対して位相制御信号Ｓｐｈを出力する。ＰＬＬは、外部からの基準クロック信号ＣＬＫｒｅｆを受け、例えば、０°、９０°、１８０°、２７０°からなる４相のクロック信号を生成する。
位相補間回路ＩＴＰは、図１８（ｂ）に示すように、０°、９０°、１８０°、２７０°位相のクロック信号に対してそれぞれＫ１，Ｋ２，Ｋ３，Ｋ４で適宜重み付けを行った後に加算する回路となっている。この重み付けは、通常、電流値の大きさによって行われる。例えば、（Ｋ１，Ｋ２，Ｋ３，Ｋ４）＝（１，１，０，０）とした場合、０°と９０°の中間となる４５°位相のクロック信号が生成される。ＩＴＰは、位相制御信号Ｓｐｈに応じてこの重み付けを変更し、その結果として得られたクロック信号ＣＬＫｏｕｔをＰＤ＿Ｒに帰還する。ＪＧＥは、ＣＬＫｏｕｔを用いてデータ信号Ｄｉｎを再生し、再生されたデータ信号Ｄｏｕｔを出力する。
このように、位相補間回路を用いると、クロック信号の位相を広範囲にわたって調整できる。しかしながら、重み付けに伴いアナログ電流を流し続ける必要があるため、消費電力が増大する。さらに、例えば、０°〜４５°の範囲で位相制御を行いたい場合などでは、それに応じた高分解能な電流値を高精度に設定する必要があるが、実際上、このような電流値の設定は容易に行えるものではなく、それによって得られるクロック信号の波形品質も十分なものとは言い難い。一方、特許文献１の図１のように、同じ重み付けによって中間位相のクロック信号を生成し、それを適宜繰り返すことによって位相制御幅を高分解能化および高精度化する方式も考えられるが、この場合でも、消費電力の増大や回路規模の増大を招く恐れがある。
そこで、本発明者等は、ＰＬＬ回路に位相設定機能を付加することで、良質なクロック信号の生成を実現すると共に、その位相を高分解能および高精度に調整できるように検討を行った。図１９（ａ）は、一般的なＰＬＬ回路の構成例を示すブロック図である。一方、図１９（ｂ）は、本発明の前提として検討したＰＬＬ回路を示すものであり、図１９（ａ）に対して位相設定機能を加えた構成例を示すブロック図である。図１９（ａ）に示すように、ＰＬＬ回路は、位相比較回路ＰＤ＿ＣＫ、ロウパスフィルタＬＰＦ＿ＣＫ、電圧制御発振回路ＶＣＯおよび分周回路ＮＤＩＶによって構成される。
ＰＤ＿ＣＫは、外部からの基準クロック信号ＣＬＫｒｅｆとＮＤＩＶから出力されるクロック信号とを位相比較し、ＬＰＦ＿ＣＫは、その比較結果を逐次反映しながらＶＣＯの発振周波数を制御する。ＶＣＯからの出力されるクロック信号ＣＬＫｏｕｔは、ＮＤＩＶによってＮ分周され、ＰＤ＿ＣＫに帰還される。したがって、ＣＬＫｏｕｔは、ＣＬＫｒｅｆのＮ逓培の周波数を備え、かつＣＬＫｒｅｆの位相と同一の位相を持つ信号となり、また、その波形品質もＰＬＬ回路の制御に伴い十分なものとなる。
このようなＰＬＬ回路の帰還経路上に、図１９（ｂ）に示すように可変遅延回路ＶＤＬＹを挿入すると、原理的には、ＶＤＬＹの遅延量に応じて、ＣＬＫｒｅｆの位相を基準にＣＬＫｏｕｔの位相を調整することが可能となる。ここで、この図１９（ｂ）の構成例を、図１８（ａ）の位相補間回路ＩＴＰおよび位相同期ループ回路ＰＬＬの代わりに適用することが考えられる。通常、図１９（ｂ）におけるＣＬＫｒｅｆを生成する回路と図１８（ａ）におけるデータ信号Ｄｉｎの周波数を定める回路とは別回路であり、ＣＬＫｒｅｆのＮ逓培の周波数とＤｉｎの周波数とを完全に一致させることは困難であるため、ＶＤＬＹは、ＣＬＫｏｕｔの位相を無限に回転可能なように構成する必要がある。しかしながら、ＶＤＬＹに膨大な遅延幅を持たせることは現実的には不可能であるため、ＶＤＬＹは、限られた絶対値の範囲内でしか位相を回転できず、位相補間回路のように、広範囲にわたって位相を無限に回転させるようなことはできない。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、広範囲な位相制御を低消費電力で行うクロック生成回路およびそれを備えた信号再生回路を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態によるクロック生成回路は、基準クロック信号を元に出力クロック信号を生成する所謂ＰＬＬ回路のフィードバック経路上に、カウンタ回路（分周回路）と、その後段に接続された可変遅延回路を備え、出力クロック信号の位相を回転可能な構成となっている。可変遅延回路は、カウンタ回路の出力サイクル時間よりも短い第１時間の遅延量制御幅を持ち、制御回路によって指示された遅延量でカウンタ回路の出力を遅延させ、フィードバッククロック信号を出力する。ここで、可変遅延回路による遅延量が初期状態から第１時間変位した際に、カウンタ回路は、制御回路からの指示に応じて自身の出力クロック信号の位相を第１時間の単位で遷移させる動作を行い、可変遅延回路は、制御回路からの指示に応じて遅延量を初期状態に戻す動作を行う。そうすると、可変遅延回路によって更なる遅延量の制御を行うことができ、その結果、出力クロック信号の位相を回転させることが可能になる。
このような構成を用いると、カウンタ回路や可変遅延回路をディジタル回路で構成することができるため、アナログ回路が必須となる位相補間方式を用いる場合と比較して、消費電力の低減が実現可能となる。さらに、出力クロック信号の位相の制御幅（分解能）は、可変遅延回路で定めることができるため、位相補間方式を用いる場合と比較し高分解能化および高精度化が図れる。また、ＰＬＬ回路を活用しているため、その出力クロック信号の波形品質も十分なものとなり、これによっても高精度化が図れる。
なお、前述したカウンタ回路は、例えば、ジョンソンカウンタ回路を用いると、回路構成や制御動作の簡素化の点で有益となる。この場合、第１時間は、例えば、出力クロック信号の１サイクル時間や、１／２サイクル時間とすることができる。さらに、本実施の形態のクロック生成回路は、前述したフィードバック経路を２系統設けて、各経路を切り換えながら位相制御を行う構成とすることが望ましい。すなわち、一方の経路の可変遅延回路で位相制御を行いつつ、他方の経路では、可変遅延回路の遅延量を初期状態にすると共に、カウンタ回路によって位相を第１時間分遷移させた状態で予め準備をしておく。一方の経路の可変遅延回路が初期状態から第１時間分変位した際には、即座に他方の経路に切り換えて後続の位相制御を行う。これによって、１系統を用いる場合と比較して、前述したような切り換えに伴うノイズ成分を低減でき、出力クロック信号を高品質に保て、位相制御の高精度化が実現可能になる。なお、前述したようなクロック生成回路は、例えば、光通信システム等で用いられるＣＤＲ回路（信号再生回路）に適用して特に有益なものとなる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、クロック信号における広範囲な位相制御を低消費電力で実現可能になる。
本発明の実施の形態１による信号再生回路において、それを含めた光通信システムの構成例を示すブロック図である。 図１の光通信システムにおいて、その信号再生回路の構成例を示すブロック図である。 図２の信号再生回路におけるクロック生成回路の詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。 図３におけるカウンタ回路部の基本動作原理を示す説明図である。 （ａ）は、図３のクロック生成回路における可変遅延回路の詳細な構成例を示す回路図であり、（ｂ）は、（ａ）における反転セレクタ回路の詳細な構成例を示す回路図である。 （ａ），（ｂ）は、それぞれ、図５（ａ）の変形例を示す回路図である。 本発明の実施の形態２によるクロック生成回路において、図３のカウンタ回路部の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 本発明の実施の形態３によるクロック生成回路において、図３のカウンタ回路部の詳細な構成例を示す回路図である。 本発明の実施の形態４による信号再生回路において、図２の信号再生回路におけるクロック生成回路の詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。 本発明の実施の形態５によるクロック生成回路において、図９のカウンタ回路部の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の一部の動作例を示す波形図である。 本発明の実施の形態６による信号再生回路において、図２の信号再生回路におけるクロック生成回路の詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。 本発明の実施の形態７によるクロック生成回路において、図１１のカウンタ回路部の詳細な構成例を示す回路図である。 本発明の実施の形態８による信号再生回路において、図２の信号再生回路におけるクロック生成回路の詳細な構成例を示すブロック図である。 本発明の実施の形態９による信号再生回路において、図２の信号再生回路におけるクロック生成回路の詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。 本発明の実施の形態１０による信号再生回路において、図２の信号再生回路におけるクロック生成回路の詳細な構成例を示すブロック図である。 本発明の実施の形態１１によるクロック生成回路において、図１４および図１５のカウンタ回路部の詳細な構成例を示す回路図である。 本発明の実施の形態１２による信号再生回路において、図２の信号再生回路におけるクロック生成回路の詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作原理を示す概念図である。 本発明の前提として検討した信号再生回路を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）における位相補間回路の構成例を示す概略図である。 （ａ）は、一般的なＰＬＬ回路の構成例を示すブロック図であり、（ｂ）は、本発明の前提として検討したＰＬＬ回路を示すものであり、（ａ）に対して位相設定機能を加えた構成例を示すブロック図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による信号再生回路において、それを含めた光通信システムの構成例を示すブロック図である。図１に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、シリアル・パラレル変換ブロック（ＳｅｒＤｅｓ：SERializer/DESerializer）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光／電気変換回路ＯＥＣと、半導体レーザ等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気／光変換回路ＥＯＣを備えている。
ＳＤ＿ＢＬＫは、入力系回路として、ＯＥＣからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路ＩＦ＿Ｉと、その出力となるデータ信号Ｄｉｎからデータ信号Ｄｏｕｔおよびクロック信号ＣＬＫｏｕｔを再生する信号再生回路ＣＤＲと、ＣＬＫｏｕｔを用いてシリアルデータとなるＤｏｕｔをパラレルデータ信号ＤＡＴｏに変換するシリアル／パラレル変換回路ＳＰＣを備えている。上位層論理ブロックＰＵは、このＣＬＫｏｕｔとＤＡＴｏを受けて所定の情報処理を行う。また、ＳＤ＿ＢＬＫは、出力系回路として、ＰＵからのパラレルデータ信号ＤＡＴｉをＰＵからのクロック信号ＣＬＫｉを用いてシリアルデータ信号に変換するパラレル／シリアル変換回路ＰＳＣと、そのシリアルデータ信号に基づいた所定の電気信号によって電気／光変換回路ＥＯＣを駆動する出力回路ＩＦ＿Ｏを備えている。
このような光通信システムでは、数十Ｇｂｐｓを超える通信が行われるため、信号再生回路ＣＤＲにおいては、クロック信号の位相を高分解能および高精度に制御して正しいデータ信号を再生することや、低消費電力な動作を行うことが求められる。こうした中、前述したように、図１８に示したような位相補間を用いる方式では、このような要求を満たせない恐れがあり、また、図１９（ｂ）に示したような方式では、位相制御幅が制限されてしまう恐れがある。そこで、後述するように、本実施の形態による信号再生回路を用いることが有益となる。
図２は、図１の光通信システムにおいて、その信号再生回路ＣＤＲの構成例を示すブロック図である。図２に示す信号再生回路ＣＤＲは、位相比較回路ＰＤ＿Ｒ、ロウパスフィルタＬＰＦ＿Ｒ、および符号判定回路ＪＧＥに加えて、クロック生成回路ＣＬＫ＿ＧＥＮを備えたことが特徴となっている。すなわち、図１８の位相補間回路ＩＴＰおよび位相同期ループ回路ＰＬＬがＣＬＫ＿ＧＥＮに置き換わった構成となっている。ＰＤ＿Ｒは、入力回路ＩＦ＿Ｉからのデータ信号Ｄｉｎの位相とＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫｏｕｔの位相とを比較する。ＬＰＦ＿Ｒは、その比較結果に対して多数決判定等を行い、ＣＬＫ＿ＧＥＮに対して位相制御信号Ｓｐｈを出力する。
ＣＬＫ＿ＧＥＮは、外部からの基準クロック信号ＣＬＫｒｅｆを受け、位相制御信号Ｓｐｈに応じた位相を持つクロック信号ＣＬＫｏｕｔを生成する。このＣＬＫｏｕｔは、位相比較回路ＰＤ＿Ｒに帰還されると共に、符号判定回路ＪＧＥやシリアル／パラレル変換回路ＳＰＣなどに向けて出力される。ＪＧＥは、ＣＬＫｏｕｔを用いて入力回路ＩＦ＿Ｉからのデータ信号Ｄｉｎを再生し、ＳＰＣに向けて再生されたデータ信号Ｄｏｕｔを出力する。
図３は、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。図３（ａ）に示すクロック生成回路ＣＬＫ＿ＧＥＮ１は、位相比較回路ＰＤ＿ＣＫ、ロウパスフィルタ回路（ループフィルタ回路）ＬＰＦ＿ＣＫ、電圧制御発振回路ＶＣＯ、カウンタ回路部（または分周回路部）ＣＵＮＴ＿ＢＬＫ１、可変遅延回路ＶＤＬＹ１、およびコントローラ回路ＣＴＬ＿ＢＬＫ１によって構成される。ＰＤ＿ＣＫは、外部からの基準クロック信号ＣＬＫｒｅｆと、ＶＤＬＹ１を介して帰還されたクロック信号ＣＬＫｆｂとを位相比較する。ＬＰＦ＿ＣＫは、その位相比較結果を受け、それを逐次反映してＶＣＯの発振周波数を制御する。ＶＣＯから出力されたクロック信号ＣＬＫｏｕｔは、ＣＵＮＴ＿ＢＬＫ１およびＶＤＬＹ１を介してＰＤ＿ＣＫに帰還される。ＣＴＬ＿ＢＬＫ１は、位相制御信号Ｓｐｈに基づいて、ＣＵＮＴ＿ＢＬＫ１およびＶＤＬＹ１に対して、それぞれ、位相選択信号Ｓｐｓｅｌおよび遅延量選択信号Ｓｄｓｅｌを出力する。
ＣＵＮＴ＿ＢＬＫ１は、ＣＬＫｏｕｔをＮ分周し、このＮ分周クロック信号の周波数を持つ複数位相のクロック信号を生成する機能を備える。この複数位相のクロック信号は、それぞれ、Ｎ分周クロック信号のサイクル時間よりも短い第１時間の単位で位相が異なっている。また、ＣＵＮＴ＿ＢＬＫ１は、位相選択信号Ｓｐｓｅｌに応じて、現在選択しているクロック信号ＣＬＫｃｔの位相を第１時間の単位で遷移させ、それを新たなクロック信号ＣＬＫｃｔとして出力する。ＶＤＬＹ１は、少なくとも第１時間分の遅延調整幅を備え、Ｓｄｓｅｌに応じた遅延量でＣＬＫｃｔを遅延させ、その遅延されたクロック信号ＣＬＫｆｂを出力する。
図３の構成例では、第１時間がＣＬＫｏｕｔの１サイクル時間分となっており、ＶＤＬＹ１の遅延調整幅も、ＣＬＫｏｕｔの１サイクル時間分となっている。また、ＣＵＮＴ＿ＢＬＫ１は、例えば、Ｎ分周回路と（Ｎ＋１）分周回路と（Ｎ−１）分周回路を備えることで、図４に示すような原理によって前述したような機能を実現する。図４は、図３におけるカウンタ回路部ＣＵＮＴ＿ＢＬＫ１の基本動作原理を示す説明図である。
図４においては、説明を容易にするため、例えば、ＣＬＫｏｕｔ（サイクル時間：Ｃ１）に対する４分周回路と、５分周回路と、３分周回路を用いるものとする。図４に示すように、４分周回路（４カウント）から出力されたクロック信号（クロックＡ）に対して、あるタイミングで５分周回路（５カウント）のクロック信号を１サイクル挿入すると、結果的に、クロックＡに対して（＋Ｃ１）だけ位相が異なるクロック信号（クロックＢ１）を生成可能となる。また、４分周回路（４カウント）から出力されたクロック信号（クロックＡ）に対して、あるタイミングで３分周回路（３カウント）のクロック信号を１サイクル挿入すると、結果的に、クロックＡに対して（−Ｃ１）だけ位相が異なるクロック信号（クロックＢ２）を生成可能となる。したがって、このような動作を適宜繰り返すことで、（＋Ｃ１）または（−Ｃ１）の単位で無限に位相を推移させることができる。
このようなカウンタ回路部ＣＵＮＴ＿ＢＬＫ１を用いると、図３（ｂ）、（ｃ）に示すように、ＣＵＮＴ＿ＢＬＫ１と可変遅延回路ＶＤＬＹ１を組み合わせることで、高範囲かつ高精度な位相制御が実現可能になる。まず、図３（ｂ）は、Ｎ分周回路から出力されたクロック信号ＣＬＫｃｔ（１／Ｎ）を基準として、（＋）方向への位相制御が行われる場合を示すものである。遅延量選択信号Ｓｄｓｅｌに応じて（＋）方向への位相制御が進み、ＶＤＬＹ１の遅延量が最大値（ｍａｘ）に到達した場合には、位相選択信号Ｓｐｓｅｌが発行される。これを受けて、ＣＵＮＴ＿ＢＬＫ１は、図４のように（Ｎ＋１）分周回路を用いてＣＬＫｃｔを（＋）方向に（＋Ｃ１）分遷移させる。また、これと並行して、Ｓｄｓｅｌの値が変更され、ＶＤＬＹ１の遅延量が最小値（０）に戻される。その結果、ＶＤＬＹ１の遅延量を（０）としたにも関わらず、その直前となる最大値に達した時点のＣＬＫｆｂの状態と同じ状態を作り出すことができ、更なる（＋）方向への位相制御が可能となる。
また、図３（ｃ）は、Ｎ分周回路から出力されたクロック信号ＣＬＫｃｔ（１／Ｎ）を基準として、（−）方向への位相制御が行われる場合を示すものである。例えば、ＶＤＬＹ１の遅延量が（０）の状態で位相制御信号Ｓｐｈを介して（−）方向への位相制御命令を受けた場合、即座に位相選択信号Ｓｐｓｅｌが発行される。これを受けて、ＣＵＮＴ＿ＢＬＫ１は、図４のように（Ｎ−１）分周回路を用いてＣＬＫｃｔを（−）方向に（−Ｃ１）分遷移させる。また、これと並行して、Ｓｄｓｅｌの値が変更され、ＶＤＬＹ１の遅延量が最大値（ｍａｘ）に設定される。その結果、ＶＤＬＹ１の遅延量を（ｍａｘ）としたにも関わらず、直前となる（−）方向への位相制御命令を受けた時点のＣＬＫｆｂの状態と同じ状態を作り出すことができ、ＶＤＬＹ１によって（−）方向への位相制御が可能となる。なお、その後にＶＤＬＹ１の遅延量が（０）に到達した場合も、同様に（Ｎ−１）カウントを挿入する制御等が行われた後、更なる（−）方向への位相制御が行えることになる。
図５（ａ）は、図３のクロック生成回路ＣＬＫ＿ＧＥＮ１における可変遅延回路ＶＤＬＹ１の詳細な構成例を示す回路図であり、図５（ｂ）は、図５（ａ）における反転セレクタ回路の詳細な構成例を示す回路図である。図５（ａ）に示す可変遅延回路ＶＤＬＹ１は、クロック信号ＣＬＫｃｔを入力として順に直列（従続）接続されたｎ個の遅延用インバータ回路ＩＶ［１］〜ＩＶ［ｎ］と、（ｎ−１）個の２入力の反転セレクタ回路ＩＶＳＥＬ［０］〜ＩＶＳＥＬ［ｎ−２］と、インバータ回路ＩＶ５０によって構成される。ＩＶＳＥＬ［０］〜ＩＶＳＥＬ［ｎ−２］のそれぞれの選択経路は、遅延量選択信号Ｓｄｓｅｌによって制御される。
ＩＶＳＥＬ［ｎ−２］は、一方の入力がＩＶ［ｎ−２］の出力であり、他方の入力がＩＶ［ｎ］の出力となっている。ＩＶＳＥＬ［ｎ−３］は、一方の入力がＩＶ［ｎ−３］の出力であり、他方の入力がＩＶＳＥＬ［ｎ−２］の出力となっている。ＩＶＳＥＬ［ｎ−４］は、一方の入力がＩＶ［ｎ−４］の出力であり、他方の入力がＩＶＳＥＬ［ｎ−３］の出力となっている。すなわち、ＩＶＳＥＬ［ｎ−３］〜ＩＶＳＥＬ［１］は同様の接続関係となっており、ＩＶＳＥＬ［ｍ］において、一方の入力がＩＶ［ｍ］の出力であり、他方の入力がＩＶＳＥＬ［ｍ＋１］の出力となっている。そして、ＩＶＳＥＬ［０］は、一方の入力がＣＬＫｃｔであり、他方の入力がＩＶＳＥＬ［１］の出力となっている。ＩＶＳＥＬ［０］の出力は、ＩＶ５０を介してクロック信号ＣＬＫｆｂとなる。
また、反転セレクタ回路ＩＶＳＥＬのそれぞれは、図５（ｂ）に示すように、２入力のそれぞれに一端が接続され、他端が共通接続された２個のＣＭＯＳスイッチ回路ＣＳＷと、この共通接続ノードの信号を反転して出力するインバータ回路ＩＶ５１を備えている。この２個のＣＳＷは、遅延量選択信号Ｓｄｓｅｌ［ｍ］ならびにその反転信号に基づいてオン・オフが制御される。
このような構成において、各ＩＶＳＥＬの遅延量が遅延用インバータ回路の遅延量（Ｔｄｌｙとする）に等しいものとして、まず、最小遅延設定時の遅延量は、ＣＬＫｃｔがＩＶＳＥＬ［０］を介して出力される時であるためＴｄｌｙ（厳密にはＩＶ５０の影響も加わる）となる。続いて、２番目に小さい遅延量は、最小遅延設定時の遅延量に対して、ＩＶ［１］の遅延量とＩＶＳＥＬ［１］の遅延量が加わることになるため、３Ｔｄｌｙとなる。次いで、３番目に小さい遅延量は、２番目の遅延量に対して、ＩＶ［２］の遅延量とＩＶＳＥＬ［２］の遅延量が加わることになるため、５Ｔｄｌｙとなる。以降も同様にして、２Ｔｄｌｙのステップで位相制御が可能となっている。
図６（ａ），（ｂ）は、それぞれ、図５（ａ）の変形例を示す回路図である。図６（ａ）に示す可変遅延回路ＶＤＬＹ１ａは、ＣＬＫｃｔから順に直列接続されたｎ個の遅延用インバータ回路ＩＶ［１］〜ＩＶ［ｎ］と、これらの各入出力ノード（（ｎ＋１）個）のいずれかを選択して出力するセレクタ回路ＳＥＬ６０から構成される。図６（ｂ）に示す可変遅延回路ＶＤＬＹ１ｂは、ＣＬＫｃｔから順に直列接続されたｎ個の遅延用インバータ回路ＩＶ［１］〜ＩＶ［ｎ］と、これらの各入出力ノード（（ｎ＋１）個）を２対１で選択しながら段階的に１個のノードに絞り込んでいく複数のセレクタ回路６１によって構成される。
図６（ａ）の構成例において、ＳＥＬ６０を例えば図５（ｂ）と同様の（ｎ＋１）個のＣＭＯＳスイッチ回路で実現した場合、それらの共通接続ノードにおいて大きな寄生成分が生じることになる。この場合、波形品質の低下が懸念される。また、図６（ｂ）の構成例では、最小遅延設定時においても平衡ツリー状に配置された複数段のセレクタ回路を介して出力を行う必要があるため、最小遅延設定時の遅延量が大きくなってしまう。そこで、図５（ａ）に示したような非平衡ツリー状に配置された複数段のセレクタ回路を用いると、最小遅延設定時の遅延量も小さく、また、全てのノードの寄生成分も小さくできるため（ファンアウト２以下）、図６（ａ），（ｂ）の構成例と比べて有益となる。
以上のように、図３のクロック生成回路ＣＬＫ＿ＧＥＮ１を用いると、ＣＬＫｏｕｔを無限に回転させることができるため、図１９（ｂ）で述べたような問題を解決可能になる。すなわち、ＣＬＫｏｕｔの位相制御に際し、３６０°を超えた際にはＣＵＮＴ＿ＢＬＫ１による遷移が行われるため、実質的に、無限の位相範囲においてＶＤＬＹ１の分解能で位相制御を行うことができる。これによって、位相補間方式と比較して高分解能化および高精度化を図ることが可能になる。さらに、ＣＵＮＴ＿ＢＬＫ１やＶＤＬＹ１は、ディジタル的な制御回路で実現できるため、位相補間方式のように、貫通電流を流し続けるアナログ的な制御回路を用いる必要もなく、低消費電力化が実現可能になる。
なお、図３（ａ）の構成例においては、可変遅延回路ＶＤＬＹ１をカウンタ回路部ＣＵＮＴ＿ＢＬＫ１の後段ではなく前段に配置する構成例も考えられる。しかしながら、この場合、ＶＤＬＹ１がＣＬＫｏｕｔの周波数で動作することになるため、消費電力が増大することになる。また、ＶＤＬＹ１の遅延量を最大値から０に戻す際に、ＣＵＮＴ＿ＢＬＫ１に誤動作が生じる恐れもある。これと比較して、図３（ａ）のような構成例を用いると、ＶＤＬＹ１の低消費電力化が図れ、さらに、ＶＤＬＹ１の遅延量の急減な遷移に伴いグリッジ等が生じた場合でも、それはＬＰＦ＿ＣＫによって抑制されることになるためＣＬＫｏｕｔには殆ど影響が生じない。したがって、良質なクロック信号ＣＬＫｏｕｔを安定して生成することが可能になる。
以上、本実施の形態１のクロック生成回路および信号再生回路を用いることで、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。
（実施の形態２）
本実施の形態２では、実施の形態１の図３で説明したカウンタ回路部ＣＵＮＴ＿ＢＬＫ１の詳細な構成例について説明する。前述したように、カウンタ回路部ＣＵＮＴ＿ＢＬＫ１は、クロック信号ＣＬＫｏｕｔをＮ分周し、このＮ分周クロック信号の周波数を持つ複数位相のクロック信号を生成する機能を備えていればよい。また、この複数位相のクロック信号は、それぞれ、Ｎ分周クロック信号のサイクル時間よりも短い第１時間の単位で位相が異なっており、ＣＵＮＴ＿ＢＬＫ１は、位相選択信号Ｓｐｓｅｌに応じて、現在選択しているクロック信号ＣＬＫｃｔの位相を第１時間の単位で遷移させ、それを新たなクロック信号ＣＬＫｃｔとして出力する機能を備えていればよい。このような機能を実現するため、前述した実施の形態１では、図４に示したように、Ｎカウントのクロック信号に対して、（Ｎ＋１）カウントのクロック信号または（Ｎ−１）カウントのクロック信号を１サイクル挿入する方式を用いたが、ここでは別の方式によって当該機能を実現する。
図７は、本発明の実施の形態２によるクロック生成回路において、図３のカウンタ回路部ＣＵＮＴ＿ＢＬＫ１の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図７（ａ）に示すカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ａは、クロック信号ＣＬＫｏｕｔを入力としてカウント動作を行う所謂ジョンソンカウンタとなっている。ここでは、一例として８分周を行う場合を例としている。
図７（ａ）に示すＣＵＮＴ＿ＢＬＫ１ａは、ＣＬＫｏｕｔを２分周する２段接続のＤラッチ回路ＤＬＴ［０］，ＤＬＴ［１］と、その出力を４分周する４段接続のＤラッチ回路ＤＬＴ［１０］〜ＤＬＴ［１３］と、インバータ回路ＩＶ１０〜ＩＶ１５と、セレクタ回路ＳＥＬ１０によって構成される。ＤＬＴ［０］，ＤＬＴ［１］は、ＣＬＫｏｕｔをクロック入力として動作を行う。ＤＬＴ［０］は、クロック入力が‘Ｌ’レベル時、‘Ｈ’レベル時にそれぞれ取り込み動作、ラッチ動作を行い、逆に、ＤＬＴ［１］は、クロック入力が‘Ｈ’レベル時、‘Ｌ’レベル時にそれぞれ取り込み動作、ラッチ動作を行う。ＤＬＴ［１］の出力は、ＩＶ１０を介してＤＬＴ［０］の入力に接続されると共に、ＤＬＴ［１０］〜ＤＬＴ［１３］のクロック入力となる。
ＤＬＴ［１０］，ＤＬＴ［１２］は、クロック入力が‘Ｌ’レベル時、‘Ｈ’レベル時にそれぞれ取り込み動作、ラッチ動作を行い、逆に、ＤＬＴ［１１］，ＤＬＴ［１３］は、クロック入力が‘Ｈ’レベル時、‘Ｌ’レベル時にそれぞれ取り込み動作、ラッチ動作を行う。ＤＬＴ［１３］の出力は、ＩＶ１１を介してＤＬＴ［１０］の入力に接続される。ＤＬＴ［１０］〜ＤＬＴ［１３］から出力されたクロック信号は、それぞれｐ４〜ｐ７となり、それらをＩＶ１２〜ＩＶ１５によって反転させたクロック信号がｐ０〜ｐ３となる。ＳＥＬ１０は、位相選択信号Ｓｐｓｅｌに応じて、ｐ０〜ｐ７のいずれか一つを選択し、それをクロック信号ＣＬＫｃｔとして出力を行う。
このような構成例を用いると、図７（ｂ）に示すように、ｐ０〜ｐ７のそれぞれにＣＬＫｏｕｔの８分周クロック信号が生成される。そして、ｐ０〜ｐ７に生成されるクロック信号は、ｐ０からｐ７に向けて順に、ＣＬＫｏｕｔの１サイクル時間（Ｃ１）分だけ位相が異なったものとなる。したがって、このような構成例を図３（ａ）のＣＵＮＴ＿ＢＬＫ１に適用して動作を行う場合、図７（ｂ）に示すような動作が行われる。
すなわち、例えば、（＋）方向への位相制御が行われる場合、ＣＬＫｃｔの初期状態をｐ３として、可変遅延回路ＶＤＬＹ１の遅延量が最大値（ｍａｘ）に達した場合には、Ｓｐｓｅｌに応じてＣＬＫｃｔがｐ４に遷移すると共に遅延量選択信号Ｓｄｓｅｌに応じてＶＤＬＹ１の遅延量が最小値（０）に戻される。その後、更にＶＤＬＹ１の遅延量が最大値に達した場合には、ＣＬＫｃｔがｐ５に遷移すると共にＳｄｓｅｌに応じてＶＤＬＹ１の遅延量が（０）に戻される。以降同様にして動作が繰り返され、ｐ７の後はｐ０への遷移が行われる。
一方、（−）方向への位相制御が行われる場合、ＣＬＫｃｔの初期状態をｐ３として、可変遅延回路ＶＤＬＹ１の遅延量が最小値（０）に達した場合には、Ｓｐｓｅｌに応じてＣＬＫｃｔがｐ２に遷移すると共に遅延量選択信号Ｓｄｓｅｌに応じてＶＤＬＹ１の遅延量が最大値（ｍａｘ）に設定される。その後、更にＶＤＬＹ１の遅延量が最小値（０）に達した場合には、ＣＬＫｃｔがｐ１に遷移すると共にＳｄｓｅｌに応じてＶＤＬＹ１の遅延量が最大値（ｍａｘ）に戻される。以降同様にして動作が繰り返され、ｐ０の後はｐ７への遷移が行われる。
以上、本実施の形態２のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態１の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、図４の原理を用いた場合と比較して、回路構成および動作の簡素化を図ることが可能になる。
（実施の形態３）
本実施の形態３では、実施の形態２の図７で説明したカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ａの変形例について説明する。図８は、本発明の実施の形態３によるクロック生成回路において、図３のカウンタ回路部ＣＵＮＴ＿ＢＬＫ１の詳細な構成例を示す回路図である。図８に示すカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ｂは、図７（ａ）のカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ａと比較して、セレクタ回路ＳＥＬ１０の出力に２段接続のＤラッチ回路ＤＬＴ［２０］，ＤＬＴ［２１］が加わっている点が異なっている。それ以外の構成に関しては図７（ａ）と同様であるため、詳細な説明は省略する。
ＤＬＴ［２０］，ＤＬＴ［２１］は、ＣＬＫｏｕｔをクロック入力として動作を行う。ＤＬＴ［２０］は、クロック入力が‘Ｌ’レベル時、‘Ｈ’レベル時にそれぞれ取り込み動作、ラッチ動作を行い、逆に、ＤＬＴ［２１］は、クロック入力が‘Ｈ’レベル時、‘Ｌ’レベル時にそれぞれ取り込み動作、ラッチ動作を行う。そして、ＤＬＴ［２１］からクロック信号ＣＬＫｃｔが出力される。
前述した図７（ａ）のカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ａは、ＤＬＴ［１０］〜ＤＬＴ［１３］以降の回路がクロック信号ＣＬＫｏｕｔを直接的に用いていないため、全体として非同期型の構成となっている。また、ＣＬＫｏｕｔを基準としてＣＬＫｃｔの応答時間も長くなり、さらに、インバータ回路ＩＶ１２〜ＩＶ１５やセレクタ回路ＳＥＬ１０に伴い、ｐ０〜ｐ７間の各位相差にばらつきが生じる恐れがある。そこで、図８に示すように、ＳＥＬ１０の後段にＤＬＴ［２０］，ＤＬＴ［２１］からなるマスタースレーブ構成のフリップフロップ回路を設けることで、ＣＬＫｏｕｔに対する同期が図れ、前述したような応答時間の遅延やばらつきの問題を解決することが可能になる。
以上、本実施の形態３のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態２の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、図７の場合と比較して、より高精度化を図ることが可能になる。
（実施の形態４）
本実施の形態４では、実施の形態１で述べた図３のクロック生成回路ＣＬＫ＿ＧＥＮ１の変形例について説明する。図９は、本発明の実施の形態４による信号再生回路において、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。図９（ａ）に示すクロック生成回路ＣＬＫ＿ＧＥＮ２は、図３のＣＬＫ＿ＧＥＮ１と比較して、図３のＣＵＮＴ＿ＢＬＫ１、ＶＤＬＹ１、ＣＴＬ＿ＢＬＫ１がそれぞれ図９（ａ）のカウンタ回路部ＣＵＮＴ＿ＢＬＫ２、可変遅延回路ＶＤＬＹ２、コントローラ回路ＣＴＬ＿ＢＬＫ２に置き換わった構成となっている。それ以外の構成に関しては、図３と同様であるため、詳細な説明は省略する。
図９（ａ）におけるカウンタ回路部（または分周回路部）ＣＵＮＴ＿ＢＬＫ２は、カウンタ回路ＣＵＮＴ２、Ｄフリップフロップ回路ＤＦＦ１、およびセレクタ回路ＳＥＬ２によって構成される。ＣＵＮＴ２は、クロック信号ＣＬＫｏｕｔに対してＮ分周を行い、ＣＴＬ＿ＢＬＫ２からの位相選択信号［１］Ｓｐｓｅｌ１に基づいて当該Ｎ分周信号の位相遷移を行う。ＤＦＦ１は、ＣＵＮＴ２の出力をＣＬＫｏｕｔの立ち下がりエッジに同期してラッチする。ＳＥＬ２は、ＣＴＬ＿ＢＬＫ２からの位相選択信号［２］Ｓｐｓｅｌ２に基づいて、ＣＵＮＴ２の出力かＤＦＦ１の出力を選択して、それをクロック信号ＣＬＫｃｔとして出力する。
ＣＵＮＴ２は、例えば、Ｎ分周回路と（Ｎ−１）分周回路を備えており、前述した図４と同様の原理を用いて、図４におけるクロックＡに加えて、それよりもＣＬＫｏｕｔの１サイクル時間（Ｃ１）分位相が進んだクロックＢ２を生成可能な構成となっている。そこで、このクロックＡをＤＦＦ１で取り込むと、クロックＡから（Ｃ１／２）だけ位相が遅れたクロック信号が得られ、また、クロックＢ２をＤＦＦ１で取り込むと、結果としてクロックＡから（Ｃ１／２）だけ位相が進んだクロック信号が得られる。
すなわち、ＣＵＮＴ＿ＢＬＫ２全体としては、ＣＵＮＴ＿ＢＬＫ１と同様に、ＣＬＫｏｕｔをＮ分周し、このＮ分周クロック信号の周波数を持つ複数位相のクロック信号を生成する機能を備える。この際に、この複数位相のクロック信号は、それぞれ、Ｎ分周クロック信号のサイクル時間よりも短い第１時間の単位で位相が異なっており、ＣＵＮＴ＿ＢＬＫ２は、位相選択信号Ｓｐｓｅｌ１，Ｓｐｓｅｌ２に応じて、現在選択しているクロック信号ＣＬＫｃｔの位相を第１時間の単位で遷移させ、それを新たなＣＬＫｃｔとして出力する機能を備える。ただし、図９の構成例においては、図３の構成例と異なり、この第１時間がＣＬＫｏｕｔの１／２サイクル時間となる。
ＶＤＬＹ２は、この第１時間の変更に伴い、図３のＶＤＬＹ１と異なり、ＣＬＫｏｕｔの１／２サイクル時間分の調整幅を備える。また、図９（ｂ）に示す動作に関しては、図３（ｂ）で説明した動作と比較して、可変遅延回路の調整幅およびカウンタ回路部の位相遷移幅が半分になる以外は同様である。図９（ａ）の構成例を用いると、図３（ａ）の構成例と比較して、可変遅延回路の回路面積を低減することが可能になる。
以上、本実施の形態４のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態１の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、実施の形態１の場合と比較して、可変遅延回路の回路面積を低減できる。
（実施の形態５）
本実施の形態５では、実施の形態４の図９で説明したカウンタ回路部ＣＵＮＴ＿ＢＬＫ２の詳細な構成例について説明する。図１０は、本発明の実施の形態５によるクロック生成回路において、図９のカウンタ回路部ＣＵＮＴ＿ＢＬＫ２の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の一部の動作例を示す波形図である。図１０（ａ）に示すカウンタ回路部ＣＵＮＴ＿ＢＬＫ２ａは、前述した図８のカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ｂと比較して、Ｄラッチ回路ＤＬＴ［２２］と、セレクタ回路ＳＥＬ１１が加わったものとなっている。それ以外の構成に関しては、図８と同様であるため詳細な説明は省略する。
ＤＬＴ［２２］は、ＤＬＴ［２１］の後段に接続され、クロック信号ＣＬＫｏｕｔの‘Ｌ’レベル時、‘Ｈ’レベル時にそれぞれ取り込み動作、ラッチ動作を行う。ＳＥＬ１１は、位相選択信号Ｓｐｓｅｌ２ａに基づいてＤＬＴ［２１］の出力（ｐｊ）とＤＬＴ［２２］の出力（ｐｊ’）の一方を選択し、それをクロック信号ＣＬＫｃｔとして出力する。なお、セレクタ回路ＳＥＬ１０は、図８の場合と異なり、位相選択信号Ｓｐｓｅｌ１ａに基づいて選択動作を行う。
このような構成例を用いると、図１０（ｂ）に示すように、ＤＬＴ［２１］の出力（ｐｊ）からは、位相差Ｃ１（ＣＬＫｏｕｔの１サイクル時間）を持つ各クロック信号ｐ０〜ｐ７のいずれかが得られ、ＤＬＴ［２２］の出力（ｐｊ’）からは、ｐ０〜ｐ７に対して（Ｃ１／２）分の位相差を持つ各クロック信号ｐ０’〜ｐ７’のいずれかが得られる。したがって、例えば、ＣＬＫｃｔの初期状態がｐ１であった場合、Ｓｐｓｅｌ１ａ，Ｓｐｓｅｌ２ａを用いてｐ１→ｐ１’→ｐ２→ｐ２’→…と遷移させることで（＋Ｃ１／２）分の位相遷移を実現でき、逆に、ｐ１→ｐ０’→ｐ０→ｐ７’→…と遷移させることで（−Ｃ１／２）分の位相遷移を実現できる。これによって、図９（ｂ）の動作を実現可能になる。
以上、本実施の形態５のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態４の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、カウンタ回路部ＣＵＮＴ＿ＢＬＫ２を、簡素な回路構成と動作で実現できる。
（実施の形態６）
本実施の形態６では、実施の形態１で述べた図３のクロック生成回路ＣＬＫ＿ＧＥＮ１の別の変形例について説明する。図１１は、本発明の実施の形態６による信号再生回路において、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。図１１（ａ）に示すクロック生成回路ＣＬＫ＿ＧＥＮ３は、図３のＣＬＫ＿ＧＥＮ１と比較して、概略的には、カウンタ回路部ＣＵＮＴ＿ＢＬＫ１および可変遅延回路ＶＤＬＹ１からなるフィードバック経路が２系統設けられ、それらが切り換え可能に構成されたものとなっている。
図１１（ａ）において、フィードフォワード経路の構成（位相比較回路ＰＤ＿ＣＫ、ロウパスフィルタ回路ＬＰＦ＿ＣＫ、電圧制御発振回路ＶＣＯ）に関しては、図３と同様であるため詳細な説明は省略する。図１１（ａ）のＣＬＫ＿ＧＥＮ３は、フィードバック経路において、クロック信号ＣＬＫｏｕｔを入力とする２系統のフィードバック回路部ＦＢ１，ＦＢ２と、ＦＢ１，ＦＢ２からのクロック信号ＣＬＫｆｂ１，ＣＬＫｆｂ２のいずれかを選択して、それをクロック信号ＣＬＫｆｂとしてＰＤ＿ＣＫに帰還するセレクタ回路ＳＥＬ３を備えている。
ＦＢ１は、カウンタ回路部ＣＵＮＴ＿ＢＬＫ３１と、その後段に接続された可変遅延回路ＶＤＬＹ３１を備え、ＦＢ２は、カウンタ回路部ＣＵＮＴ＿ＢＬＫ３２と、その後段に接続された可変遅延回路ＶＤＬＹ３２を備える。ＣＵＮＴ＿ＢＬＫ３１およびＶＤＬＹ３１と、ＣＵＮＴ＿ＢＬＫ３２およびＶＤＬＹ３２とは、それぞれ、図３のＣＵＮＴ＿ＢＬＫ１およびＶＤＬＹ１と同じ構成を備えている。また、コントローラ回路ＣＴＬ＿ＢＬＫ３は、位相制御信号Ｓｐｈを受けて、位相選択信号Ｓｐｓｅｌ３によりＣＵＮＴ＿ＢＬＫ３１およびＣＵＮＴ＿ＢＬＫ３２を制御し、遅延量選択信号Ｓｄｓｅｌ３によりＶＤＬＹ３１およびＶＤＬＹ３２を制御し、更に、帰還経路選択信号Ｓｆｂｓｅｌ３によってＳＥＬ３を制御する。
このような構成において、まず、（＋）方向に位相制御が行われる場合の動作について、図１１（ｂ）を用いて説明する。初期状態として、ＦＢ１を用いるものとして、ＳＥＬ３は、Ｓｆｂｓｅｌ３に応じてＦＢ１からのクロック信号ＣＬＫｆｂ１を選択している。この状態で、ＦＢ１内のＶＤＬＹ３１において、その遅延量が例えば最大値（ｍａｘ）の半分よりも大きくなった場合、後々、遅延量が（ｍａｘ）に到達することが予想される。そこで、ＣＴＬ＿ＢＬＫ３は、ＦＢ２内のＣＵＮＴ＿ＢＬＫ３２に対してＳｐｓｅｌ３を発行し、これに応じてＣＵＮＴ＿ＢＬＫ３２は、図４等で述べたような原理により、予め（＋）方向にＣＬＫｏｕｔの１サイクル時間（Ｃ１）分位相がシフトしたクロック信号を生成しておく。また、ＣＴＬ＿ＢＬＫ３は、ＦＢ２内のＶＤＬＹ３２に対してＳｄｓｅｌ３を発行し、これに応じてＶＤＬＹ３２は、遅延量を最小値（０）に設定しておく。
そうすると、後々、ＦＢ１内のＶＤＬＹ３１において遅延量が（ｍａｘ）に到達した際には、Ｓｆｂｓｅｌ３を用いて即座にＦＢ１（ＣＬＫｆｂ１）からＦＢ２（ＣＬＫｆｂ２）に切り換えることができる。そして、ＦＢ２内のＶＤＬＹ３２を用いて更なる（＋）方向への位相制御を行うことが可能となる。なお、その後に、ＦＢ２内のＶＤＬＹ３２において、その遅延量が（ｍａｘ／２）よりも大きくなった場合には、前述したＦＢ２に対して行われた処理と同様の処理が、今度はＦＢ１に対して行われる。以降も同様にして、ＦＢ１とＦＢ２を交互に切り換えながら、（＋）方向への位相制御が行われる。
次に、（−）方向に位相制御が行われる場合の動作について、図１１（ｃ）を用いて説明する。初期状態として、ＦＢ１を用いるものとして、ＳＥＬ３は、Ｓｆｂｓｅｌ３に応じてＦＢ１からのクロック信号ＣＬＫｆｂ１を選択している。この状態で、ＦＢ１内のＶＤＬＹ３１において、その遅延量が例えば（ｍａｘ／２）よりも小さくなった場合、後々、遅延量が（０）に到達することが予想される。そこで、ＣＴＬ＿ＢＬＫ３は、ＦＢ２内のＣＵＮＴ＿ＢＬＫ３２に対してＳｐｓｅｌ３を発行し、これに応じてＣＵＮＴ＿ＢＬＫ３２は、図４等で述べたような原理によって、予め（−）方向にＣＬＫｏｕｔの１サイクル時間（Ｃ１）分位相がズレたクロック信号を生成しておく。また、ＣＴＬ＿ＢＬＫ３は、ＦＢ２内のＶＤＬＹ３２に対してＳｄｓｅｌ３を発行し、これに応じてＶＤＬＹ３２は、遅延量を（ｍａｘ）に設定しておく。
そうすると、後々、ＦＢ１内のＶＤＬＹ３１において遅延量が（０）に到達した際には、Ｓｆｂｓｅｌ３を用いて即座にＦＢ１（ＣＬＫｆｂ１）からＦＢ２（ＣＬＫｆｂ２）に切り換えることができる。そして、ＦＢ２内のＶＤＬＹ３２を用いて更なる（−）方向への位相制御を行うことが可能となる。なお、その後に、ＦＢ２内のＶＤＬＹ３２において、その遅延量が（ｍａｘ／２）よりも小さくなった場合には、前述したＦＢ２に対して行われた処理と同様の処理が、今度はＦＢ１に対して行われる。以降も同様にして、ＦＢ１とＦＢ２を交互に切り換えながら、（−）方向への位相制御が行われる。
この図１１（ａ）に示すような構成例を用いると、図３（ａ）の構成例と比較して、より安定した高精度な動作を実現可能になる。すなわち、図３（ａ）の構成例を用いた場合には、ＣＵＮＴ＿ＢＬＫ１の位相遷移やＶＤＬＹ１の急激な遅延量変化に伴い、フィードバックされるクロック信号ＣＬＫｆｂに少なからずノイズ成分が発生してしまう。このノイズ成分は、前述したようにＬＰＦ＿ＣＫによって抑制されるものの、ある程度は、ジッタ成分としてＣＬＫｏｕｔに反映されてしまうため、より安定かつ高精度な動作を実現することが望まれる。そこで、図１１（ａ）に示すような構成例を用いると、ノイズ源がセレクタ回路ＳＥＬ３の切り換え動作のみに限定されるため、ノイズ成分を十分に低減でき、前述したような問題を解決することが可能となる。
この構成では、例えば、ＳＥＬ３がＦＢ１からのクロック信号ＣＬＫｆｂ１を選択しているとき、ＦＢ１内のＶＤＬＹ３１の遅延量が（ｍａｘ／２）を横切るタイミングで、ＦＢ２のＣＵＮＴ＿ＢＬＫ３２およびＶＤＬＹ３２を制御している。しかしながら、この構成では、ＦＢ１内のＶＤＬＹ３１の遅延量がちょうど（ｍａｘ／２）付近にある状態で図２のＣＤＲがロックしている場合、図２のＣＤＲ内の位相制御信号Ｓｐｈの出力に応じて、ＦＢ１内のＶＤＬＹ３１の遅延量は（ｍａｘ／２）付近をある分布をもって揺れ動くことになる。このとき、ＦＢ１の遅延量が（ｍａｘ／２）を横切るたびにＦＢ２に制御がかかるため、ＦＢ２の制御が頻繁に行われ電力消費が大きくなる。
そこで、ＦＢ２の制御を行う基準を、単純にＦＢ１内のＶＤＬＹ３１の遅延量が（ｍａｘ／２）を横切るときにするのではなくて、ＦＢ２の状態によって閾値にヒステリシスを持たせる構成が考えられる。具体的には、ＦＢ２の出力クロック信号ＣＬＫｆｂ２の位相が、ＦＢ１の出力クロック信号ＣＬＫｆｂ１の位相よりも早い状態であるときには、ＦＢ１内のＶＤＬＹ３１の遅延量が（ｍａｘ／２）＋ΔＴ よりも大きくなった場合に、ＦＢ２内のＣＵＮＴ＿ＢＬＫ３２およびＶＤＬＹ３２を制御して、ＦＢ２の出力クロック信号ＣＬＫｆｂ２の位相をＦＢ１の出力クロック信号ＣＬＫｆｂ１の位相よりも遅い状態に変化させる。一方、ＦＢ２の出力クロック信号ＣＬＫｆｂ２の位相が、ＦＢ１の出力クロックＣＬＫｆｂ１の位相よりも遅い状態であるときには、ＦＢ１内のＶＤＬＹ３１の遅延量が（ｍａｘ／２）−ΔＴ よりも大きくなった場合に、ＦＢ２内のＣＵＮＴ＿ＢＬＫ３２およびＶＤＬＹ３２を制御して、ＦＢ２の出力クロック信号ＣＬＫｆｂ２の位相をＦＢ１の出力クロック信号ＣＬＫｆｂ１の位相よりも早い状態に変化させる。ここで、ΔＴは正の値であり、典型的には、（ｍａｘ／４）程度にするのが適当であるが、その他の値にすることも可能である。
さらに、ＦＢ１内のＶＤＬＹ３１の遅延量が（ｍａｘ／２）−ΔＴ以上（ｍａｘ／２）＋ΔＴ以下の範囲にあるときには、ＦＢ２の系全体、すなわちＣＵＮＴ＿ＢＬＫ３２およびＶＤＬＹ３２の動作を止めてしまう構成も可能である。こうすると、ＦＢ１系とＦＢ２系の両方が動作している期間を必要最小限に抑えることができ消費電力を削減できる。
以上、本実施の形態６のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態１の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、実施の形態１の場合と比較して、更なる高精度化を図ることが可能となる。
（実施の形態７）
本実施の形態７では、実施の形態６の図１１で説明したカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１，ＣＵＮＴ＿ＢＬＫ３２の詳細な構成例について説明する。図１２は、本発明の実施の形態７によるクロック生成回路において、図１１のカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１，ＣＵＮＴ＿ＢＬＫ３２の詳細な構成例を示す回路図である。図１２に示すカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１ｂ，ＣＵＮＴ＿ＢＬＫ３２ｂは、概略的には、実施の形態３の図８で説明したカウンタ回路部ＣＵＮＴ＿ＢＬＫ１ｂにおけるセレクタ回路ＳＥＬ１０以降の経路を２系統設けた構成となっている。
図１２において、複数位相のクロック信号（ｐ０〜ｐ７）を生成するジョンソンカウンタの部分に関しては、図８のＣＵＮＴ＿ＢＬＫ１ｂと同様であるため詳細な説明は省略する。このｐ０〜ｐ７は、２個のセレクタ回路ＳＥＬ１０ａ，ＳＥＬ１０ｂに向けて並列に出力される。ＳＥＬ１０ａは、コントローラ回路ＣＴＬ＿ＢＬＫ３からの位相選択信号Ｓｐｓｅｌ３ａに基づいてｐ０〜ｐ７のいずれかを選択して出力する。この出力は、図８の場合と同様に、Ｄラッチ回路ＤＬＴ［２０ａ］，ＤＬＴ［２１ａ］からなるフリップフロップ回路によってクロック信号ＣＬＫｏｕｔの立ち上がりエッジでの同期が行われ、クロック信号ＣＬＫｃｔ１として出力される。同様に、ＳＥＬ１０ｂは、ＣＴＬ＿ＢＬＫ３からの位相選択信号Ｓｐｓｅｌ３ｂに基づいてｐ０〜ｐ７のいずれかを選択して出力する。この出力は、Ｄラッチ回路ＤＬＴ［２０ｂ］，ＤＬＴ［２１ｂ］からなるフリップフロップ回路によってＣＬＫｏｕｔの立ち上がりエッジでの同期が行われ、クロック信号ＣＬＫｃｔ２として出力される。
このような構成例を用いると、実施の形態３の説明からも判るように、各クロック信号ＣＬＫｃｔ１，ＣＬＫｃｔ２においてｐ０〜ｐ７のいずれかを出力することが可能となる。この際に、位相選択信号Ｓｐｓｅｌ３ａ，Ｓｐｓｅｌ３ｂを用いることで、ＣＬＫｃｔ１，ＣＬＫｃｔ２に出力するｐ０〜ｐ７を、それぞれ独立に定めることができる。これによって、図１１（ｂ），（ｃ）で述べたような動作を実現可能になる。
以上、本実施の形態７のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態６の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、実施の形態３の場合と同様に、回路構成および動作の簡素化や、更なる高精度化を図ることが可能となる。
（実施の形態８）
本実施の形態８では、実施の形態６の図１１で説明したクロック生成回路ＣＬＫ＿ＧＥＮ３の変形例について説明する。図１３は、本発明の実施の形態８による信号再生回路において、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細な構成例を示すブロック図である。図１３に示すクロック生成回路ＣＬＫ＿ＧＥＮ３ａは、図１１（ａ）に示したクロック生成回路ＣＬＫ＿ＧＥＮ３と比較して、フィードバック回路部ＦＢ１，ＦＢ２からのクロック信号ＣＬＫｆｂ１，ＣＬＫｆｂ２を入力として位相比較を行う位相比較回路ＰＤ＿ＦＢが加わった点が異なっている。さらに、図１１（ａ）のコントローラ回路ＣＴＬ＿ＢＬＫ３が図１３のコントローラ回路ＣＴＬ＿ＢＬＫ３ａに置き換わった点が異なっている。これ以外の構成は図１１（ａ）のＣＬＫ＿ＧＥＮ３と同様であるため、詳細な説明は省略する。
ＰＤ＿ＦＢは、ＣＬＫｆｂ１とＣＬＫｆｂ２の位相を比較し、ＣＬＫｆｂ１とＣＬＫｆｂ２の位相が一致した際に、コントローラ回路ＣＴＬ＿ＢＬＫ３ａに向けて検出信号Ｓｄｅｔ３を出力する。ＣＴＬ＿ＢＬＫ３ａは、このＳｄｅｔ３を受けて、帰還経路選択信号Ｓｆｂｓｅｌ３を発行し、ＦＢ１とＦＢ２の経路を切り換える。すなわち、Ｓｄｅｔ３は、図１１で説明したように、選択されている経路における可変遅延回路ＶＤＬＹ３１，ＶＤＬＹ３２の遅延量が最大値または最小値に到達した際に発行されることになる。
実際上、ＶＤＬＹ３１，ＶＤＬＹ３２の遅延量がＣＬＫｏｕｔの例えば１サイクル時間（Ｃ１）と完全に一致するように設計することは困難であるため、現実的には、遅延量にある程度のマージンを持たせた設計が行われることになる。この場合、ＶＤＬＹ３１，ＶＤＬＹ３２の遅延量がＣ１分推移したことを検出する機能が必要となり、当該機能がＰＤ＿ＦＢによって実現される。
なお、ＰＤ＿ＦＢを設けない場合であっても、このＣ１に該当する遅延量を、例えば信号再生回路の初期設定時（所謂トレーニング時）などで予め固定的に定めておくことも可能である。具体的には、例えば、ＦＢ１の遅延量を変更しながらＣＬＫｒｅｆとＦＢ１をＰＤ＿ＣＫで位相比較し、またＦＢ２の遅延量を変更しながらＣＬＫｒｅｆとＦＢ２をＰＤ＿ＣＫで位相比較し、これらの位相比較結果を解析することである程度見積もることができる。ただし、実際の動作段階では、プロセス・電圧・温度等のばらつきに伴って誤差が生じ得るため、図１３のようにＰＤ＿ＦＢを設ける方がより高精度化を図る観点から望ましい。なお、ＰＤ＿ＦＢは、比較的低周波信号の位相比較を行うことになるため、消費電力の増大はさほど問題とならない。また、このＰＤ＿ＦＢは、勿論、本実施の形態８に限らず、その他の実施の形態に対しても同様に適用して有益なものとなる。例えば、図８の構成例を図３（図７）の構成例に適用した場合には、現在用いている位相（例えばｐ３）の前後の位相（ｐ２およびｐ４）とクロック信号ＣＬＫｆｂとを位相比較すればよい。
以上、本実施の形態８のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態６の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに位相比較回路ＰＤ＿ＦＢを設けることで、更なる高精度化を図ることが可能となる。
（実施の形態９）
本実施の形態９では、実施の形態６で述べた図１１のクロック生成回路ＣＬＫ＿ＧＥＮ３の他の変形例について説明する。図１４は、本発明の実施の形態９による信号再生回路において、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。図１４（ａ）に示すクロック信号回路ＣＬＫ＿ＧＥＮ４は、図１１のＣＬＫ＿ＧＥＮ３と比較して、図１１のＦＢ１，ＦＢ２がフィードバック回路部ＦＢ１ａ，ＦＢ２ａに置き換わり、ＣＴＬ＿ＢＬＫ３がコントローラ回路ＣＴＬ＿ＢＬＫ４に置き換わった点が異なっている。それ以外の構成は図１１と同様であるため、詳細な説明は省略する。
図１４において、ＦＢ１ａは、図１１と同じカウンタ回路ＣＵＮＴ＿ＢＬＫ３１と、その後段に接続された可変遅延回路ＶＤＬＹ４１で構成される。ＦＢ２ａは、図１１と同様のカウンタ回路ＣＵＮＴ＿ＢＬＫ３２’と、その後段に接続された可変遅延回路ＶＤＬＹ４２を備え、ＣＵＮＴ＿ＢＬＫ３２’は、ＣＵＮＴ＿ＢＬＫ３２と異なりクロック信号ＣＬＫｏｕｔの反転信号で動作する構成となっている。ＶＤＬＹ４１，ＶＤＬＹ４２は、図１１のＶＤＬＹ３１，ＶＤＬＹ３２と異なりそれぞれの遅延量がクロック信号ＣＬＫｏｕｔの１／２サイクル（Ｃ１／２）分となっており、ＣＴＬ＿ＢＬＫ４からの遅延量選択信号Ｓｄｓｅｌ４によって個別に遅延量が制御される。また、ＦＢ１ａのＣＵＮＴ＿ＢＬＫ３１とＦＢ２ａのＣＵＮＴ＿ＢＬＫ３２’は、それぞれＣＬＫｏｕｔの１／２サイクル分位相が異なる動作を行う。
このような構成例を用いると、図１１の場合と同様の動作を、（Ｃ１／２）を単位として行うことが可能になる。すなわち、図１４（ｂ）に示すように、例えば、ＣＵＮＴ＿ＢＬＫ３１から出力されるクロック信号ＣＬＫｃｔ１の位相がｐ１の場合、ＶＤＬＹ４１によって（＋）方向の位相制御が行われ、その遅延量が例えば（ｍａｘ／２）を超えたような場合には、ＣＵＮＴ＿ＢＬＫ３２’において、位相がｐ０と（Ｃ１／２）異なるｐ１’を生成しておく。また、ＶＤＬＹ４２の遅延量を（０）にしておく。その後、ＶＤＬＹ４１の遅延量が（ｍａｘ）に到達した際には、ＳＥＬ３がＣＬＫｆｂ１からＣＬＫｆｂ２への切り換えを行う。その後も同様にして、ｐ１’→ｐ２→ｐ２’→…といったようにＦＢ１ａとＦＢ２ａを交互に用いて位相制御を行うことができる。
以上、本実施の形態９のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態６の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、実施の形態６の場合と比較して可変遅延回路ＶＤＬＹ４１，ＶＤＬＹ４２の回路面積を低減できる。
（実施の形態１０）
本実施の形態１０では、実施の形態９で述べた図１４のクロック生成回路ＣＬＫ＿ＧＥＮ４の変形例について説明する。図１５は、本発明の実施の形態１０による信号再生回路において、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細な構成例を示すブロック図である。図１５に示すクロック生成回路ＣＬＫ＿ＧＥＮ５は、図１４のＣＬＫ＿ＧＥＮ４と比較して、図１４のＳＥＬ３およびＰＤ＿ＣＫが、２個の位相比較回路ＰＤ＿ＣＫ１，ＰＤ＿ＣＫ２と、その後段に接続されたセレクタ回路ＳＥＬ５に置き換わっている点が異なっている。また、図１４のＣＴＬ＿ＢＬＫ４がコントローラ回路ＣＴＬ＿ＢＬＫ５に置き換わっている点が異なっている。それ以外の構成は図１４と同様であるため詳細な説明は省略する。
ＰＤ＿ＣＫ１は、クロック信号ＣＬＫｒｅｆとフィードバック回路部ＦＢ１ａからのクロック信号ＣＬＫｆｂ１とを位相比較し、ＰＤ＿ＣＫ２は、ＣＬＫｒｅｆとフィードバック回路部ＦＢ２ａからのクロック信号ＣＬＫｆｂ２とを位相比較する。セレクタ回路ＳＥＬ５は、この２個の位相比較結果のいずれかをＣＴＬ＿ＢＬＫ５からの帰還経路選択信号Ｓｆｂｓｅｌ５に基づいて選択し、それをロウパスフィルタ回路（ループフィルタ回路）ＬＰＦ＿ＣＫに出力する。図１５の動作に関しては、図１４の動作とほぼ同様であり、帰還経路の切り換えが、図１４ではＳＥＬ３によって行われていたが、図１５ではＳＥＬ５によって行われる。
このような構成例を用いると、図１４の構成例と比較して、よりノイズ成分の影響を低減でき、位相制御に際して高精度化を図ることが可能となる。すなわち、図１４においては、ＳＥＬ３の切り換えに伴うノイズ成分がＰＤ＿ＣＫの動作に影響を及ぼすため、その影響は、ＬＰＦ＿ＣＫによってある程度低減されるものの、ＣＬＫｏｕｔのジッタ成分に繋がることになる。一方、図１５においては、ＰＤ＿ＣＫを追加した分だけ回路面積は増大するものの、このようなＳＥＬ３を介さないことでＰＤ＿ＣＫ１，ＰＤ＿ＣＫ２の高精度な動作を実現できる。ただし、その後段で、ＳＥＬ５の切り換えに伴いノイズ成分が生じるが、ＰＤ＿ＣＫがノイズ成分を受ける場合と比較すると、ＣＬＫｏｕｔに生じるジッタ成分を十分に低減可能になる。とくに、図１５において位相比較回路ＰＤ＿ＣＫ１およびＰＤ＿ＣＫ２がバングバング型の位相比較回路である場合は、ＰＤ＿ＣＫ１およびＰＤ＿ＣＫ２が出力する信号はディジタル信号であるため、ＳＥＬ５の切り替えによるノイズ増加は全くない。
以上、本実施の形態１０のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態９の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、実施の形態９の場合と比較して、より高精度な位相制御が実現可能になる。
（実施の形態１１）
本実施の形態１１では、実施の形態９および１０の図１４および図１５で説明したカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１，ＣＵＮＴ＿ＢＬＫ３２’の詳細な構成例について説明する。図１６は、本発明の実施の形態１１によるクロック生成回路において、図１４および図１５のカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１，ＣＵＮＴ＿ＢＬＫ３２’の詳細な構成例を示す回路図である。図１６に示すカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１ｂ，ＣＵＮＴ＿ＢＬＫ３２’ｂは、前述した図１２のカウンタ回路部ＣＵＮＴ＿ＢＬＫ３１ｂ，ＣＵＮＴ＿ＢＬＫ３２ｂと比較して、Ｄラッチ回路ＤＬＴ［２１ｂ］の後段にＤラッチ回路ＤＬＴ［２２ｂ］が接続された点が異なっている。それ以外の構成は、図１２と同様であるため詳細な説明は省略する。
ＤＬＴ［２２ｂ］は、クロック信号ＣＬＫｏｕｔの‘Ｌ’レベルおよび‘Ｈ’レベルで取り込み動作およびラッチ動作を行い、クロック信号ＣＬＫｃｔ２を出力する。したがって、クロック信号ＣＬＫｃｔ１がＣＬＫｏｕｔの立ち上がりに同期した信号であるのに対して、ＣＬＫｃｔ２は、ＣＬＫｃｔ１からＣＬＫｏｕｔの１／２サイクル（Ｃ１／２）分遅れて、ＣＬＫｏｕｔの立ち下がりに同期した信号となる。これによって、図１４で述べたように、（Ｃ１／２）を単位とした位相制御を実現可能になる。
以上、本実施の形態１１のクロック生成回路およびそれを備えた信号再生回路を用いることで、実施の形態９の場合と同様に、代表的には、広範囲な位相制御を低消費電力で実現可能になる。また、広範囲な位相制御を高分解能および高精度で実現可能になる。さらに、可変遅延回路の面積低減と共に、カウンタ回路部における回路構成および動作の簡素化を図ることも可能になる。
（実施の形態１２）
本実施の形態１２では、実施の形態１０の図１５で説明したクロック生成回路ＣＬＫ＿ＧＥＮ５の応用例について説明する。図１７は、本発明の実施の形態１２による信号再生回路において、図２の信号再生回路におけるクロック生成回路ＣＬＫ＿ＧＥＮの詳細を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作原理を示す概念図である。
図１７（ａ）に示すクロック生成回路ＣＬＫ＿ＧＥＮ６は、図１５のＣＬＫ＿ＧＥＮ５と比較して、位相比較回路ＰＤ＿ＣＫ１が、サンプリング・ホールド回路ＳＨ１および電圧比較回路ＣＭＰ１に置き換わり、位相比較回路ＰＤ＿ＣＫ２が、サンプリング・ホールド回路ＳＨ２および電圧比較回路ＣＭＰ２に置き換わった構成となっている。さらに、図１５の可変遅延回路ＶＤＬＹ４１，ＶＤＬＹ４２が、それぞれ、図１７の波形鈍化回路ＣＲ１，ＣＲ２に置き換わり、図１５のコントローラ回路ＣＴＬ＿ＢＬＫ５が、図１７のコントローラ回路ＣＴＬ＿ＢＬＫ６およびディジタル・アナログ変換回路ＤＡＣに置き換わって構成となっている。
ＣＲ１は、カウンタ回路部ＣＵＮＴ＿ＢＬＫ３１からのクロック信号ＣＬＫｃｔ１に対して、その立ち上がり時間がクロック信号ＣＬＫｏｕｔの１／２サイクル（Ｃ１／２）となるように波形を鈍化させる。ＣＲ２は、カウンタ回路部ＣＵＮＴ＿ＢＬＫ３２’からのクロック信号ＣＬＫｃｔ２に対して、その立ち下がり時間が（Ｃ１／２）となるように波形を鈍化させる。また、ＳＨ１は、クロック信号ＣＬＫｒｅｆに同期してＣＲ１からのクロック信号ＣＬＫｆｂ１をサンプリング・ホールドし、ＳＨ２は、ＣＬＫｒｅｆに同期してＣＲ２からのクロック信号ＣＬＫｆｂ２をサンプリング・ホールドする。ＣＭＰ１は、ＣＴＬ＿ＢＬＫ６からＤＡＣを介して設定された参照電圧Ｖｒｅｆを基準としてＳＨ１の出力電圧を判定する。同様に、ＣＭＰ２は、Ｖｒｅｆを基準としてＳＨ２の出力電圧を判定する。ＣＭＰ１およびＣＭＰ２の出力は、セレクタ回路ＳＥＬ５を介してロウパスフィルタ回路ＬＰＦ＿ＣＫに出力される。
このような構成例を用いると、図１７（ｂ）に示すように、ＣＬＫｆｂ１の立ち上がり波形に対して、Ｖｒｅｆを遷移させることで（Ｃ１／２）分の位相制御を行うことができ、それに続いて、ＣＬＫｆｂ２の立ち下がり波形に対して、Ｖｒｅｆを遷移させることで（Ｃ１／２）分の位相制御を行うことができる。したがって、ＣＬＫｆｂ１とＣＬＫｆｂ２を交互に切り換えながら、Ｖｒｅｆを上下に推移させることで、クロック信号ＣＬＫｏｕｔを回転させることが可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本実施の形態によるクロック生成回路および信号再生回路は、特に、数十Ｇｂｐｓを超える通信速度を備えた光通信システムにおいて、その受信部の回路に適用して有効なものである。

Claims (19)

  1. 第１クロック信号を出力する発振回路と、
    前記第１クロック信号から帰還されたフィードバック信号と、外部からの第２クロック信号とを位相比較し、その比較結果に基づいて前記発振回路の発振周波数を制御する第１制御回路と、
    前記第１クロック信号の位相を回転させるための遅延量選択信号および位相選択信号を生成する第２制御回路と、
    前記第１クロック信号をＮ分周し、前記位相選択信号に応じた位相の第３クロック信号を出力するカウンタ回路と、
    前記第３クロック信号のサイクル時間よりも短い第１時間の遅延量制御幅を持ち、前記第３クロック信号を前記遅延量選択信号に応じた遅延量で遅延させ、前記フィードバック信号を出力する可変遅延回路とを備え、
    前記可変遅延回路による遅延量が初期状態から前記第１時間変位した際、前記カウンタ回路は、前記位相選択信号に応じて前記第３クロック信号の位相を前記第１時間の単位で遷移させ、前記可変遅延回路は、前記遅延量制御信号に応じて遅延量を前記初期状態に戻すことを特徴とするクロック生成回路。
  2. 請求項１記載のクロック生成回路において、
    前記カウンタ回路は、
    ジョンソンカウンタ回路と、
    前記ジョンソンカウンタ回路の各出力位相ノードの中からいずれかの出力位相ノードを選択する第１セレクタ回路とを備えることを特徴とするクロック生成回路。
  3. 請求項２記載のクロック生成回路において、
    前記第１時間は、前記第１クロック信号の１サイクル時間であることを特徴とするクロック信号回路。
  4. 請求項２記載のクロック生成回路において、
    前記第１時間は、前記第１クロック信号の１／２サイクル時間であり、
    前記カウンタ回路は、前記第１セレクタ回路から出力されたクロック信号を対象として、前記第１クロック信号の立ち上がりを用いて同期した信号と、立ち下がりを用いて同期した信号とを選択することで前記第１時間の単位での位相遷移を行うことを特徴とするクロック生成回路。
  5. 請求項１記載のクロック生成回路において、
    前記カウンタ回路は、前記第１クロック信号をＮ回カウントするＮカウンタ回路に対して、（Ｎ＋１）カウンタ回路または（Ｎ−１）カウンタ回路を組み合わせることで、前記第１時間の単位での位相遷移を行うことを特徴とするクロック生成回路。
  6. 請求項５記載のクロック生成回路において、
    前記第１時間は、前記第１クロック信号の１サイクル時間であることを特徴とするクロック信号回路。
  7. 請求項５記載のクロック生成回路において、
    前記第１時間は、前記第１クロック信号の１／２サイクル時間であることを特徴とするクロック信号回路。
  8. 請求項１記載のクロック生成回路において、
    前記可変遅延回路は、
    順に従続接続された複数のインバータ回路と、
    それぞれ、２入力の一方を選択したのち反転出力を行う複数のセレクタ回路とを備え、
    前記複数のインバータ回路を順にＩ［Ｋ］、Ｉ［Ｋ＋１］、Ｉ［Ｋ＋２］、…とし、前記複数のセレクタ回路を順にＳ［Ｋ］、Ｓ［Ｋ＋１］、Ｓ［Ｋ＋２］、…とした場合、Ｓ［Ｋ］、Ｓ［Ｋ＋１］、Ｓ［Ｋ＋２］の一方の入力は、それぞれ、Ｉ［Ｋ］、Ｉ［Ｋ＋１］、Ｉ［Ｋ＋２］であり、Ｓ［Ｋ］の他方の入力は、Ｓ［Ｋ＋１］の出力であり、Ｓ［Ｋ＋１］の他方の入力は、Ｓ［Ｋ＋２］の出力であることを特徴とするクロック生成回路。
  9. 第１クロック信号を出力する発振回路と、
    前記第１クロック信号から帰還されたフィードバック信号と、外部からの第２クロック信号とを位相比較し、その比較結果に基づいて前記発振回路の発振周波数を制御する第１制御回路と、
    前記第１クロック信号の位相を回転させるための第１遅延量選択信号、第２遅延量選択信号、第１位相選択信号、および第２位相選択信号を生成する第２制御回路と、
    前記第１クロック信号をＮ分周し、前記第１位相選択信号に応じた位相の第３クロック信号を出力する第１カウンタ回路と、
    前記第３クロック信号のサイクル時間よりも短い第１時間の遅延量制御幅を持ち、前記第３クロック信号を前記第１遅延量選択信号に応じた遅延量で遅延させる第１可変遅延回路と、
    前記第１クロック信号をＮ分周し、前記第２位相選択信号に応じた位相の第４クロック信号を出力する第２カウンタ回路と、
    前記第１時間の遅延量制御幅を持ち、前記第４クロック信号を前記第２遅延量選択信号に応じた遅延量で遅延させる第２可変遅延回路と、
    前記第１可変遅延回路の出力と前記第２可変遅延回路の出力のいずれかを前記フィードバック信号とする選択手段とを備え、
    前記選択手段によって前記第１可変遅延回路の出力が選択され、前記第１可変遅延回路による遅延量が初期状態から前記第１時間よりも小さい第２時間変位した際、前記第２カウンタ回路は、前記第２位相選択信号に応じて前記第３クロック信号との間で前記第１時間の位相差を持つ前記第４クロック信号を生成し、前記第２可変遅延回路は、前記第２遅延量選択信号に応じて遅延量を初期状態に設定し、その後、前記第１可変遅延回路による遅延量の変位が前記第１時間に到達した際には、前記選択手段が、前記第１可変遅延回路の出力に替わって前記第２可変遅延回路の出力を前記フィードバック信号とすることを特徴とするクロック生成回路。
  10. 請求項９記載のクロック生成回路において、
    前記第１および前記第２カウンタ回路は、
    ジョンソンカウンタ回路と、
    前記ジョンソンカウンタ回路の各出力位相ノードに並列接続された第１セレクタ回路および第２セレクタ回路とを備えることで実現され、
    前記第１セレクタ回路は、前記第１位相選択信号に基づいて選択動作を行い、
    前記第２セレクタ回路は、前記第２位相選択信号に基づいて選択動作を行い、
    前記第３クロック信号は、前記第１セレクタ回路の出力から得られ、
    前記第４クロック信号は、前記第２セレクタ回路の出力から得られることを特徴とするクロック生成回路。
  11. 請求項１０記載のクロック生成回路において、
    前記第１時間は、前記第１クロック信号の１サイクル時間であることを特徴とするクロック信号回路。
  12. 請求項１０記載のクロック生成回路において、
    前記第１時間は、前記第１クロック信号の１／２サイクル時間であり、
    前記第１および前記第２カウンタ回路は、前記第１セレクタ回路の出力を前記第１クロック信号の立ち上がりを用いて同期し、前記第２セレクタ回路の出力を前記第１クロック信号の立ち下がりを用いて同期することで前記第１時間の単位での位相遷移を行うことを特徴とするクロック生成回路。
  13. 請求項９記載のクロック生成回路において、
    さらに、前記第１可変遅延回路の出力と前記第２可変遅延回路の出力とを位相比較する第１位相比較回路を備え、
    前記選択手段は、前記第１位相比較回路による比較結果に基づいて選択動作を行うことを特徴とするクロック生成回路。
  14. 請求項９記載のクロック生成回路において、
    前記第１制御回路は、
    前記第１可変遅延回路の出力と前記第２可変遅延回路の出力のいずれかを選択する第３セレクタ回路と、
    前記第３セレクタ回路の出力と前記第２クロック信号とを位相比較する第２位相比較回路と、
    前記第２位相比較回路の比較結果に基づいて前記発振回路の発振周波数を制御する第１ループフィルタ回路とを備え、
    前記第３セレクタ回路は、前記選択手段によって制御されることを特徴とするクロック生成回路。
  15. 請求項９記載のクロック生成回路において、
    前記第１制御回路は、
    前記第１可変遅延回路の出力と前記第２クロック信号とを位相比較する第３位相比較回路と、
    前記第２可変遅延回路の出力と前記第２クロック信号とを位相比較する第４位相比較回路と、
    前記第３位相比較回路の比較結果と前記第４位相比較回路の比較結果のいずれかを選択する第４セレクタ回路と、
    前記第４セレクタ回路の出力に基づいて前記発振回路の発振周波数を制御する第２ループフィルタ回路とを備え、
    前記第４セレクタ回路は、前記選択手段によって制御されることを特徴とするクロック生成回路。
  16. クロック生成回路と、
    外部からの入力データ信号と前記クロック生成回路からの第１クロック信号とを位相比較し、その比較結果に基づいて前記クロック生成回路に向けて位相制御信号を出力する第１制御回路と、
    前記入力データ信号を前記第１クロック信号でラッチし、再生データ信号を出力する符号判定回路とを備え、
    前記クロック生成回路は、
    前記第１クロック信号を出力する発振回路と、
    前記第１クロック信号から帰還されたフィードバック信号と、外部からの第２クロック信号とを位相比較し、その比較結果に基づいて前記発振回路の発振周波数を制御する第２制御回路と、
    前記第１制御回路からの前記位相制御信号に応じて、前記第１クロック信号の位相を回転させるための遅延量選択信号および位相選択信号を生成する第３制御回路と、
    前記第１クロック信号をＮ分周し、前記位相選択信号に応じた位相の第３クロック信号を出力するカウンタ回路と、
    前記第３クロック信号のサイクル時間よりも短い第１時間の遅延量制御幅を持ち、前記第３クロック信号を前記遅延量選択信号に応じた遅延量で遅延させ、前記フィードバック信号を出力する可変遅延回路とを備え、
    前記可変遅延回路による遅延量が初期状態から前記第１時間変位した際、前記カウンタ回路は、前記位相選択信号に応じて前記第３クロック信号の位相を前記第１時間の単位で遷移させ、前記可変遅延回路は、前記遅延量制御信号に応じて遅延量を前記初期状態に戻すことを特徴とする信号再生回路。
  17. 請求項１６記載の信号再生回路において、
    前記カウンタ回路は、
    ジョンソンカウンタ回路と、
    前記ジョンソンカウンタ回路の各出力位相ノードの中からいずれかの出力位相ノードを選択する第１セレクタ回路とを備えることを特徴とする信号再生回路。
  18. 請求項１７記載の信号再生回路において、
    前記第１時間は、前記第１クロック信号の１サイクル時間であることを特徴とする信号再生回路。
  19. 請求項１７記載の信号再生回路において、
    前記第１時間は、前記第１クロック信号の１／２サイクル時間であり、
    前記カウンタ回路は、前記第１セレクタ回路から出力されたクロック信号を対象として、前記第１クロック信号の立ち上がりを用いて同期した信号か、立ち下がりを用いて同期した信号かを選択することで前記第１時間の単位での位相遷移を行うことを特徴とする信号再生回路。
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