CN116155246A - 一种高精度延迟时钟生成电路及芯片 - Google Patents

一种高精度延迟时钟生成电路及芯片 Download PDF

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Abstract

本发明公开了一种高精度延迟时钟生成电路及芯片。该延迟时钟生成电路包括时钟延迟链单元、延迟时钟输出单元、原始时钟输出单元和选通控制单元。其中，外部给定时钟信号端口与时钟延迟链单元及原始时钟输出单元的输入端连接；时钟延迟链单元的多个输出端分别与延迟时钟输出单元的多个输入端对应连接，延迟时钟输出单元的输出端与延迟时钟生成电路的第一输出端连接；原始时钟输出单元的输出端与延迟时钟生成电路的第二输出端连接；外部系统控制信号端口与选通控制单元的输入端连接，选通控制单元的输出端与延迟时钟输出单元及原始时钟输出单元的控制端连接。该延迟时钟生成电路实现了一个或多个延迟时钟信号的产生和可调输出。

Description

一种高精度延迟时钟生成电路及芯片
技术领域
本发明涉及一种高精度延迟时钟生成电路，同时也涉及包括该延迟时钟生成电路的集成电路芯片，属于集成电路技术领域。
背景技术
时钟同步是指两个或多个时钟信号之间在频率和相位上保持某种严格的特定关系。在数字通信系统中，时钟同步的作用是使数字通信网中所有交换设备和传输设备的时钟频率都控制在预定的容限范围之内，从而使通过网内各节点设备的数字流实现正确、有效的传递与交换。延迟时钟是指频率相同的两个或多个时钟信号之间，在相位上依次保持某一相等的延迟时间。通常，在集成电路中对时钟信号精度的要求非常高，用以确保数字通信系统的高质量通讯以及工控系统的高精度PWM(脉宽调制)驱动等。
在现有技术中，数控移相器主要是由PIN二极管或者铁氧体器件或者用锁相环技术来调整时钟信号的频率和相位从而产生延迟时钟信号，其存在移相精度差、移相位数少，以及系统调整方法不够灵活等不足之处。
在申请公布号为CN 110034750A的中国发明专利申请中，公开了一种时钟延迟电路。该时钟延迟电路包含锁存器，所述锁存器的输出端提供所述输出时钟信号；延迟控制电路提供第三时钟信号。所述锁存器包含用于接收所述输入时钟信号的第一输入端和用于接收所述第三时钟信号的第二输入端。由所述锁存器提供的延迟量取决于所述第三时钟信号的所述占空比。
发明内容
本发明所要解决的首要技术问题在于提供一种高精度延迟时钟生成电路。
本发明所要解决的另一技术问题在于提供一种包括该延迟时钟生成电路的集成电路芯片。
为了实现上述目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种高精度延迟时钟生成电路，包括时钟延迟链单元、延迟时钟输出单元、原始时钟输出单元和选通控制单元；其中，
所述时钟延迟链单元用于根据外部给定时钟信号，生成多个延迟时间依次递增的延迟时钟信号，输出至所述延迟时钟输出单元；
所述选通控制单元用于控制所述延迟时钟输出单元和所述原始时钟输出单元的信号通路，其输出端分别与所述延迟时钟输出单元和所述原始时钟输出单元的控制端连接；
所述延迟时钟输出单元用于为所述时钟延迟链单元产生的延迟时钟信号提供输出通路，其输出端与所述延迟时钟生成电路的第一输出端连接；
所述原始时钟输出单元用于为所述给定时钟信号提供输出通路，其输出端与所述延迟时钟生成电路的第二输出端连接。
其中较优地，所述时钟延迟链单元由多个延迟级依次串联构成，每个所述延迟级均由两个或者其它偶数个串联连接的反相器和一个抽头输出端组成；其中，
第一延迟级的输入端与外部给定时钟信号端口连接，第一延迟级的输出端与第一延迟级的抽头输出端及第二延迟级的输入端连接；第二延迟级的输出端与第二延迟级的抽头输出端及第三延迟级的输入端连接，依此类推，多个所述延迟级依次串联连接。
其中较优地，所述延迟时钟输出单元采用多级数据选择器构成，每个数据选择器具有两个输入端；其中，
第一级数据选择器中，每个数据选择器的两个输入端分别与所述时钟延迟链单元的二个延迟时钟信号输出端对应连接；
第二级数据选择器中，每个数据选择器的两个输入端分别与两个所述第一级数据选择器的输出端连接；
第三级数据选择器中，每个数据选择器的两个输入端分别与两个所述第二级数据选择器的输出端连接；
依此类推，末级数据选择器为一个数据选择器，其输出端与所述延迟时钟生成电路的第一输出端连接；
所有所述数据选择器的控制端均与所述选通控制单元的输出端连接。
其中较优地，所述原始时钟输出单元采用与所述延迟时钟输出单元相同级数的数据选择器构成，每级数据选择器均为一个数据选择器，每个数据选择器具有两个输入端；其中，
第一级数据选择器的两个输入端均与所述给定时钟信号口端连接，第一级数据选择器的输出端与第二级数据选择器的两个输入端连接，第二级数据选择器的输出端与第三级数据选择器的两个输入端连接，依此类推，末级数据选择器的输出端与延迟时钟生成电路的第二输出端连接，所有所述数据选择器的控制端均与选通控制单元的输出端连接。
其中较优地，所述延迟时钟输出单元采用一级数据选择器构成，该数据选择器具有多个输入端；其中，
所述数据选择器的多个输入端分别与所述时钟延迟链单元的多个延迟时钟信号输出端对应连接，所述数据选择器的控制端与所述选通控制单元的输出端连接，所述数据选择器的输出端与所述延迟时钟生成电路的第一输出端连接。
其中较优地，所述原始时钟输出单元采用一级数据选择器构成，该数据选择器具有两个输入端；其中，所述数据选择器的两个输入端均与外部给定时钟信号端口连接，所述数据选择器的控制端与所述选通控制单元的输出端连接，所述数据选择器的输出端与所述延迟时钟生成电路的第二输出端连接。
其中较优地，当增加所述时钟延迟链单元中所述延迟级的数量时，所述时钟延迟链单元输出迟延时钟信号的精度随之提高。
其中较优地，当减小所述延迟级内串联反相器的偶数数量时，所述时钟延迟链单元输出迟延时钟信号的精度随之提高。
其中较优地，当多个所述延迟时钟生成电路采用级联方式连接时，该级联连接的所述延迟时钟生成电路实现同时产生并输出多个延迟时钟信号；其中，
上一级所述延迟时钟生成电路的第一输出端与下一级所述延迟时钟生成电路的输入端连接，每级所述延迟时钟生成电路的第二输出端作为延迟时钟信号输出端。
根据本发明实施例的第二方面，提供一种集成电路芯片，其中包括上述高精度延迟时钟生成电路。
与现有技术相比较，本发明所提供的高精度延迟时钟生成电路，通过采用由反相器构成时钟延迟链和由数据选择器构成时钟输出的技术方案，实现了一个或多个延迟时钟信号的产生和可调输出。该延迟时钟生成电路具有延迟时间可调、精度高、系统调整灵活，以及结构设计巧妙合理、设计成本较低等有益效果。
附图说明
图1为本发明提供的高精度延迟时钟生成电路的结构示意图；
图2为本发明第一实施例中，时钟延迟链单元的电路原理图；
图3为本发明第一实施例中，时钟延迟链单元的时序对照图；
图4为本发明第一实施例中，延迟时钟输出单元的电路原理图；
图5为本发明第一实施例中，延迟时钟输出单元输出延迟时钟信号的延迟时间示意图；
图6为本发明第一实施例中，原始时钟输出单元的电路原理图；
图7为本发明第二实施例中，延迟时钟输出单元的电路原理图；
图8为本发明第二实施例中，原始时钟输出单元的电路原理图；
图9为本发明第二实施例中，原始时钟输出单元的时序对照图；
图10为本发明实施例中，多个延迟时钟输出的高精度延迟时钟生成电路的结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明的技术方案做进一步的详细说明。
如图1所示，本发明提供的一种高精度延迟时钟生成电路包括时钟延迟链单元、延迟时钟输出单元、原始时钟输出单元和选通控制单元。其中，外部给定时钟信号端口与时钟延迟链单元及原始时钟输出单元的输入端连接；时钟延迟链单元的多个输出端分别与延迟时钟输出单元的多个输入端对应连接，延迟时钟输出单元的输出端与延迟时钟生成电路的第一输出端连接；原始时钟输出单元的输出端与延迟时钟生成电路的第二输出端连接；外部系统控制信号端口与选通控制单元的输入端连接，选通控制单元的输出端与延迟时钟输出单元及原始时钟输出单元的控制端连接。
时钟延迟链单元用于根据外部给定时钟信号，生成多个与之相应的延迟时间递增的延迟时钟信号，输出至延迟时钟输出单元。时钟延迟链单元由多个延迟级依次串联构成，每个延迟级由两个或者其他偶数个串联连接反相器和一个抽头输出端组成。其中，第一延迟级的输入端与外部给定时钟信号端口连接，第一延迟级的输出端与第一延迟级的抽头输出端及第二延迟级的输入端连接；第二延迟级的输出端与第二延迟级的抽头输出端及第三延迟级的输入端连接，依此类推，多个延迟级依次串联连接。
延迟时钟输出单元用于为时钟延迟链单元输出的多个延迟时钟信号提供输出通路，其根据系统要求由选通控制单元控制接通某一延迟时钟信号的输出通路，输出一个延迟时钟信号。延迟时钟输出单元由一级或者多级数据选择器(MUX)构成。
原始时钟输出单元用于为给定时钟信号提供输出通路，其根据系统要求由选通控制单元控制输出通路，输出一个原始时钟信号。原始时钟输出单元由一级或者多级数据选择器构成。
选通控制单元用于根据系统延迟时间的要求，控制延迟时钟输出单元和原始时钟输出单元的信号通路，输出相应的延迟时钟信号和原始时钟信号。选通控制单元由MUX译码逻辑电路构成。
在本发明的第一实施例中，如图2所示，时钟延迟链单元由14个延迟级依次串联构成，第一延迟级的输入端与外部给定时钟信号端口连接，每个延迟级末端均引出一个抽头输出端，包括外部给定时钟信号输入端处所连接的抽头输出端，该时钟延迟链单元总共具有15个抽头输出端。其中，每个延迟级均包括二个反相器，第一反相器的输入端与上一级延迟级的输出端连接，第一反相器的输出端与第二反相器的输入端连接，第二反相器的输出端与本级的抽头输出端和下一级延迟级的输入端连接。
由于时钟脉冲信号通过反相器时，存在反相器输出高电平和输出低电平所产生的延迟时间不完全相等的问题，因此，每个延迟级均采用两个或者其他偶数个反向器串联构成，在保证延迟时钟信号与给定时钟信号脉冲方向一致的同时，可以有效解决延迟时间不完全相等的问题。假设时钟脉冲信号通过每个延迟级时所产生的延迟时间均为Δt，则相对于时钟延迟链单元输入端的给定时钟信号，第一抽头输出端处时钟信号的延迟时间为Δt，第二抽头输出端处时钟信号的延迟时间为2Δt，第三抽头输出端处时钟信号的延迟时间为3Δt，依此类推，如图3所示，可以得到14个延迟时间递增的延迟时钟信号。
需要说明的是，时钟延迟链单元中依次串联的延迟级的数量并不局限于14级，延迟级所包含的反相器也并不局限于2个。在本发明的其他实施例中，根据系统对迟延时钟信号的不同精度要求，可以增加或减少延迟级的数量和/或增加或减少延迟级内反相器的偶数数量。当时钟延迟链单元中延迟级的数量增加时，以及延迟级内反相器偶数数量减少时，输出迟延时钟信号的延迟时间精度增大。
在本发明的第一实施例中，如图4所示，延迟时钟输出单元采用一级多端数据选择器(MUX)构成。其中，数据选择器的多个输入端分别与时钟延迟链单元的多个延迟时钟信号输出端对应连接，数据选择器的控制端与选通控制单元的输出端连接，数据选择器的输出端与延迟时钟生成电路的第一输出端连接。假设多端数据选择器具有15个输入端，分别为A端、B端、C端……O端，该15个输入端分别与时钟延迟链单元的15个抽头输出端对应连接，该多端数据选择器的输出端为Y端。
当延迟时钟生成电路根据系统要求输出某一延迟时钟信号时，假设需要输出第二延迟时钟信号，该延迟时钟信号的抽头输出端与多端数据选择器的输入端C连接，时此，选通控制单元发出相应控制信号，控制多端数据选择器将输入端C与输出端Y连通，完成输出第二延迟时钟信号。
在延迟时钟输出单元选通某一通路完成延迟时钟信号的输出过程中，由于多端数据选择器为综合工具形成的器件，延迟时钟信号由输入端到输出端会产生第二次时间延迟，并且每个输入端到输出端所产生的第二次时间延迟存在不确认性且不相同。假设输入端A到输出端Y的时间延迟为Δt0，输入端B到输出端Y的时间延迟为Δt1，输入端C到输出端Y的时间延迟为Δt2，依此类推，输入端O到输出端Y的时间延迟为Δt14，则相对于延迟时钟生成电路输入端的给定时钟信号，在延迟时钟生成电路的第一输出端处，给定时钟信号的延迟时间为Δt0，第一延迟时钟信号的延迟时间为(Δt+Δt1)，第二延迟时钟信号的延迟时间为(2Δt+Δt2)，第三延迟时钟信号的延迟时间为(3Δt+Δt3)，依此类推，第十四延迟时钟信号的延迟时间为(14Δt+Δt14)。以输出第二延迟信号为例，如图5所示，在延迟时钟生成电路第一输出端处，第二延迟时钟信号的延迟时间包括延迟链产生的延迟时间2Δt和数据选择器产生的延迟时间Δt2两个部分。通常，由两个反相器构成的延迟级的延迟时间Δt约为0.68ns，多端数据选择器的各输入端到输出端的延迟时间范围约为0.006～0.025ns。
由上述分析可知，延迟时钟输出单元采用一级多端数据选择器构成时，在延迟时钟生成电路的第一输出端处，各延迟时钟信号均产生第二次时间延迟，并且第二次时间延迟存在不确认性且不相同，因此，使输出迟延时钟信号的精度受到一些影响。
在本发明的第一实施例中，如图6所示，原始时钟输出单元采用一级二端数据选择器构成。其中，数据选择器的两个输入端均与外部给定时钟信号端口连接，数据选择器的控制端与选通控制单元的输出端连接，数据选择器的输出端与延迟时钟生成电路的第二输出端连接。
当延迟时钟生成电路根据系统要求输出原始时钟信号时，选通控制单元发出相应控制信号，控制原始时钟输出单元的数据选择器将输入端A或者输入端B与输出端Y连通，完成输出原始延迟时钟信号。
在原始时钟输出单元中，原始延迟时钟信号由二端数据选择器的输入端A或者输入端B到输出端Y也会产生第二次时间延迟。通常，两个输入端所产生的第二次时间延迟约为0.003～0.004ns。
选择原始时钟输出单元中数据选择器的级数与延迟时钟输出单元中数据选择器的级数相同，使得延迟时钟生成电路所输出的延迟时钟信号与原始时钟信号，能够在下一级应用电路中抵消去除掉由数据选择器所产生的二次延迟时间或部分二次延迟时间。
在本发明的第二实施例中，如图7所示，延迟时钟输出单元采用多级二端数据选择器构成。其中，第一级中每个数据选择器的两个输入端分别与时钟延迟链单元的二个延迟时钟信号输出端对应连接，第二级中每个数据选择器的两个输入端分别与两个第一级数据选择器的输出端连接，第三级中每个数据选择器的两个输入端分别与两个第二级数据选择器的输出端连接，依此类推，末级为一个数据选择器，其输出端与延迟时钟生成电路的第一输出端连接；所有数据选择器的控制端均与选通控制单元的输出端连接。假设时钟延迟链单元共有15个延迟时钟信号输出端，则第一级二端数据选择器的数量为8个，第二级二端数据选择器的数量为4个，第三级二端数据选择器的数量为2个，第四级为末级，其二端数据选择器的数量为1个。
当延迟时钟生成电路根据系统要求输出某一延迟时钟信号时，假设需要输出第二延迟时钟信号，该延迟时钟信号的抽头输出端与第一级中第二个数据选择器的输入端A连接，时此，选通控制单元发出相应控制信号，控制各级数据选择器的相应通路闭合，该第二延迟时钟信号的输出通路为第一级数据选择器由A端→Y端，第二级数据选择器由B端→Y端，第三级数据选择器由A端→Y端，第四级数据选择器由A端→Y端，最终完成输出第二延迟时钟信号。
在延迟时钟输出单元选通某一通路完成延迟时钟信号的输出过程中，延迟时钟信号由二端数据选择器的输入端A或者输入端B到输出端Y会产生第二次时间延迟。如图6所示，假设输入端A到输出端Y的时间延迟为Δta，输入端B到输出端Y的时间延迟为Δtb，则各延迟时钟信号通过四级MUX结构的延迟时钟输出单元所产生的第二次延迟时间分别如下：
给定时钟信号的延迟时间为4Δta；第一、第二、第四、第八延迟时钟信号的延迟时间为(3Δta+Δtb)；第三、第五、第六、第九、第十、第十二延迟时钟信号的延迟时间为(2Δta+2Δtb)；第七、第十一、第十三延迟时钟信号的延迟时间为(Δta+3Δtb)；第十四延迟时钟信号的延迟时间为4Δtb。通常，二端数据选择器的输入端A到输出端Y的时间延迟Δta约为0.003ns(纳秒)，输入端B到输出端Y的时间延迟Δtb约为0.004ns，则上述各延迟时钟信号通过延迟时钟输出单元所产生的第二次延迟时间约在0.012ns～0.016ns范围内，首端与末端通路所产生的第二次延迟时间之间最大误差为0.004ns，中间各通路所产生的第二次延迟时间之间最大误差为0.002ns。
由上述分析可知，延迟时钟输出单元采用多级二端数据选择器构成时，在延迟时钟生成电路的第一输出端处，各延迟时钟信号均产生第二次时间延迟，但各通路所产生的二次时间延迟之间的误差很小。因此，对输出迟延时钟信号的精度影响较小。
在本发明的第二实施例中，如图8所示，原始时钟输出单元采用与延迟时钟输出单元相同级数的二端数据选择器构成，每级包含一个数据选择器。其中，第一级数据选择器的两个输入端均与给定时钟信号口端连接，第一级数据选择器的输出端与第二级数据选择器的两个输入端连接，第二级数据选择器的输出端与第三级数据选择器的两个输入端连接，依此类推，末级数据选择器的输出端与延迟时钟生成电路的第二输出端连接，所有数据选择器的控制端均与选通控制单元的输出端连接。
当延迟时钟输出单元采用四级二端数据选择器构成时，原始时钟输出单元也采用四个二端数据选择器依次串接构成，其数据选择器的级数与延迟时钟输出单元相同。
当延迟时钟生成电路根据系统需要输出某一延迟时钟信号时，假设需要输出第二延迟时钟信号，如图7所示的延迟时钟输出单元中，该第二延迟时钟信号的输出通路为第一级数据选择器由A端→Y端，第二级数据选择器由B端→Y端，第三级数据选择器由A端→Y端，第四级数据选择器由A端→Y端，最终在延迟时钟生成电路的第一输出端输出第二延迟时钟信号。该输出第二延迟时钟信号的延迟时间为(2Δt+3Δta+Δtb)，其中，2Δt由时钟延迟链单元产生，(3Δta+Δtb)由延迟时钟输出单元产生的二次延迟时间。此时，原始时钟输出单元根据输出控制单元的控制，按照与第二延迟时钟信号在延迟时钟输出单元中的相同输出路径，即第一级数据选择器由A端→Y端，第二级数据选择器由B端→Y端，第三级数据选择器由A端→Y端，第四级数据选择器由A端→Y端，令给定时钟信号在原始时钟输出单元的输出端输出，该输出的给定时钟信号的延迟时间为(3Δta+Δtb)，与第二延迟时钟信号由延迟时钟输出单元输出时，所产生的二次延迟时间相同。
如图9所示，由延迟时钟生成电路的第一输出端输出的第二延迟信号与由延迟时钟生成电路的第二输出端输出的给定时钟信号，二者延迟时间之差为时钟延迟链单元所产生的延迟时间2Δt，该延迟时间是系统预期的延迟时间。因此，本发明提供的第二实施例中，原始时钟输出单元所输出的原始时钟信号，与延迟时钟输出单元输出的延迟时钟信号共同提供给下一级应用电路中，能够抵消去除掉延迟时钟信号由延迟时钟输出单元所产生的二次延迟时间。
在本发明的第二实施例中，钟延迟链单元和选通控制单元的结构和工作原理均与第一实施例相同，故不再进行赘述了。
本发明所提供的高精度延迟时钟生成电路通过级联方式，可以实现同时输出多个延迟时间可调的延迟时钟信号，为测量、工控等系统的高精度PWM(脉宽调制)驱动提供一组延迟时钟信号。
如图10所示，当需要多个延迟时钟信号同时输出时，可以由多个高精度延迟时钟生成电路通过级联方式实现。其中，第一延迟时钟生成电路的输入端与外部给定时钟信号端口连接，其第二输出端作为原始时钟输出端，第一输出端与第二延迟时钟生成电路的输入端连接；第二延迟时钟生成电路的第二输出端作为延迟时钟1输出端，第一输出端与第三延迟时钟生成电路的输入端连接；第三延迟时钟生成电路的第二输出端作为延迟时钟2输出端，第一输出端与第四延迟时钟生成电路的输入端连接；依此类推，第N延迟时钟生成电路的第二输出端作为延迟时钟n-1输出端，第一输出端作为延迟时钟n输出端。
本发明实施例还提供一种集成电路芯片，该集成电路芯片包括上述高精度延迟时钟生成电路，用于集成电路中为系统提供一个或多个延迟时钟信号。对于该集成电路芯片中的高精度延迟时钟生成电路的具体结构，在此就不再赘述了。
综上所述，与现有技术相比较，本发明所提供的高精度延迟时钟生成电路，通过采用由反相器构成时钟延迟链和由数据选择器构成时钟输出的技术方案，实现了一个或多个延迟时钟信号的产生和可调输出。该延迟时钟生成电路具有延迟时间可调、精度高、系统调整灵活，以及结构设计巧妙合理、设计成本较低等有益效果。
以上对本发明所提供的一种高精度延迟时钟生成电路及芯片进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质内容的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。

Claims (10)

1.一种高精度延迟时钟生成电路，其特征在于包括时钟延迟链单元、延迟时钟输出单元、原始时钟输出单元和选通控制单元；其中，
所述时钟延迟链单元用于根据外部给定时钟信号，生成多个延迟时间依次递增的延迟时钟信号，输出至所述延迟时钟输出单元；
所述选通控制单元用于控制所述延迟时钟输出单元和所述原始时钟输出单元的信号通路，其输出端分别与所述延迟时钟输出单元和所述原始时钟输出单元的控制端连接；
所述延迟时钟输出单元用于为所述时钟延迟链单元产生的延迟时钟信号提供输出通路，其输出端与所述延迟时钟生成电路的第一输出端连接；
所述原始时钟输出单元用于为所述给定时钟信号提供输出通路，其输出端与所述延迟时钟生成电路的第二输出端连接。
2.如权利要求1所述的高精度延迟时钟生成电路，其特征在于：
所述时钟延迟链单元由多个延迟级依次串联构成，每个所述延迟级均由两个或者其它偶数个串联连接的反相器和一个抽头输出端组成；其中，
第一延迟级的输入端与外部给定时钟信号端口连接，第一延迟级的输出端与第一延迟级的抽头输出端及第二延迟级的输入端连接；第二延迟级的输出端与第二延迟级的抽头输出端及第三延迟级的输入端连接，依此类推，多个所述延迟级依次串联连接。
3.如权利要求1所述的高精度延迟时钟生成电路，其特征在于：
所述延迟时钟输出单元采用多级数据选择器构成，每个数据选择器具有两个输入端；其中，
第一级数据选择器中，每个数据选择器的两个输入端分别与所述时钟延迟链单元的二个延迟时钟信号输出端对应连接；
第二级数据选择器中，每个数据选择器的两个输入端分别与两个所述第一级数据选择器的输出端连接；
第三级数据选择器中，每个数据选择器的两个输入端分别与两个所述第二级数据选择器的输出端连接；
依此类推，末级数据选择器为一个数据选择器，其输出端与所述延迟时钟生成电路的第一输出端连接；
所有所述数据选择器的控制端均与所述选通控制单元的输出端连接。
4.如权利要求1所述的高精度延迟时钟生成电路，其特征在于：
所述原始时钟输出单元采用与所述延迟时钟输出单元相同级数的数据选择器构成，每级数据选择器均为一个数据选择器，每个数据选择器具有两个输入端；其中，
第一级数据选择器的两个输入端均与所述给定时钟信号口端连接，第一级数据选择器的输出端与第二级数据选择器的两个输入端连接，第二级数据选择器的输出端与第三级数据选择器的两个输入端连接，依此类推，末级数据选择器的输出端与延迟时钟生成电路的第二输出端连接，所有所述数据选择器的控制端均与选通控制单元的输出端连接。
5.如权利要求1所述的高精度延迟时钟生成电路，其特征在于：
所述延迟时钟输出单元采用一级数据选择器构成，该数据选择器具有多个输入端；其中，
所述数据选择器的多个输入端分别与所述时钟延迟链单元的多个延迟时钟信号输出端对应连接，所述数据选择器的控制端与所述选通控制单元的输出端连接，所述数据选择器的输出端与所述延迟时钟生成电路的第一输出端连接。
6.如权利要求1所述的高精度延迟时钟生成电路，其特征在于：
所述原始时钟输出单元采用一级数据选择器构成，该数据选择器具有两个输入端；其中，所述数据选择器的两个输入端均与外部给定时钟信号端口连接，所述数据选择器的控制端与所述选通控制单元的输出端连接，所述数据选择器的输出端与所述延迟时钟生成电路的第二输出端连接。
7.如权利要求2所述的高精度延迟时钟生成电路，其特征在于：
当增加所述时钟延迟链单元中所述延迟级的数量时，所述时钟延迟链单元输出迟延时钟信号的精度随之提高。
8.如权利要求2所述的高精度延迟时钟生成电路，其特征在于：
当减小所述延迟级内串联反相器的偶数数量时，所述时钟延迟链单元输出迟延时钟信号的精度随之提高。
9.如权利要求1所述的高精度延迟时钟生成电路，其特征在于：
当多个所述延迟时钟生成电路采用级联方式连接时，该级联连接的所述延迟时钟生成电路实现同时产生并输出多个延迟时钟信号；其中，
上一级所述延迟时钟生成电路的第一输出端与下一级所述延迟时钟生成电路的输入端连接，每级所述延迟时钟生成电路的第二输出端作为延迟时钟信号输出端。
10.一种集成电路芯片，其特征在于包括权利要求1～9中任意一项所述高精度延迟时钟生成电路。
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