KR20080028341A - 직렬 클럭 및 데이터 복원을 위한 신호 인터리빙 - Google Patents

Abstract

직렬 데이터 스트림으로부터의 데이터 및 타이밍 정보를 복원하는 클럭 및 데이터 복원(CDR) 시스템 및 방법이 제공된다. CDR 시스템은 복원된 클럭/데이터 신호를 생성하는 샘플링 회로 및 그 샘플링 회로에 피드백을 제공하는 인터리빙 피드백 네트워크를 포함한다. 피드백 네트워크는 복원된 클럭/데이터 신호에 기초하여 제어 신호들을 제어하는 논리 회로, 제어 신호에 기초하여 클로벌 클럭 신호의 네개의 위상들로부터 선택하는 제1 멀티플렉서, 선택된 글로벌 클럭 신호에 기초하여 지연된 신호를 생성하는 제2 멀티플렉서에 연결된 지연 셀들의 제1 세트를 갖는 제1 지연-고정 루프, 및 복원된 직렬 데이터 스트림에서 샘플링 회로를 천이들에 따라 위상-정렬하기 위해 샘플링 회로에 적용되는 위상-이동된 피드백 신호들의 세트를 생성하는 지연 셀들의 제2 세트를 갖는 제2 지연-고정 루프를 포함한다.

CDR, 인터리빙, 피드백, 샘플링 회로, 복원, 지연-고정 루프

Description

직렬 클럭 및 데이터 복원을 위한 신호 인터리빙{SIGNAL INTERLEAVING FOR SERIAL CLOCK AND DATA RECOVERY}

<관련 출원 상호 참조>

본 출원은 2006년 9월 25일자로 출원된 발명의 명칭이 "시프트된 DLL 클럭 데이터 복원"인 미국 가출원 제60/847,342호(대리인 도킷 번호 59472-8832.US00)의 우선권을 주장하며, 이 출원은 본원에서 참조로써 병합하고 있다.

본 발명은 직렬 데이터 스트림으로부터 클럭 및 데이터를 복원하기 위한 시스템 및 방법에 관한 것이다.

현대의 처리 시스템들은 다른 시스템 구성소자들과 데이터를 교환하기 위해 직렬 데이터 전송 기술에 자주 의존한다. 예를 들자면, 다수의 개인용 컴퓨터들은 주변 장치들과의 통신을 행하기 위해 USB 포트를 사용한다. 비록 직관적으로는 직렬 데이터 전송이 병렬 데이터 전송보다 저속인 것처럼 보일 수 있지만, 보다 높은 데이터 전송 레이트에서는 직렬 전송 효율이 병렬 전송 효율을 능가한다. 데이터 전송 레이트가 증가함에 따라, 병렬 전송은 전송 속도를 감속시키고 및 데이터 왜곡을 일으킬 수 있는 소용량, 상호 인덕턴스, 심볼간 간섭(ISI), 및 잡음에 보다 민감하게 되었다.

그러나, 직렬 데이터 전송의 한 단점은, 처리 시스템이 타이밍 정보를 데이터 스트림과 분리하여 수신하지 않는다는 것이다. 그 대신에, 타이밍 정보는 데이터 스트림에 포함된다. 처리 시스템이 직렬 데이터를 수신하면, 적절한 주파수 기준으로부터 클럭 신호를 발생하여, 그 클럭 신호를 수신된 데이터 스트림에서의 천이들(transitions)과 정렬시킬 필요가 있다. 그러나, 불행하게도, 데이터 전송 레이트가 지속적으로 증가함에 따라, 처리 시스템이 클럭 신호를 발생하여 정렬시키는 것이 점점 더 곤란하게 되었는데, 이는 기본적으로 타이밍 정보를 매우 빠르게 포착하여 처리해야 하기 때문이다. 따라서, 처리 시스템은 클럭 신호를 정확하게 발생하여 직렬 데이터 스트림의 수신을 가능하도록 하기 위해서는 점점 더 복잡해져 고가의 회로를 포함해야만 한다.

직렬 데이터 스트림으로부터 타이밍 정보 및 데이터를 복원하기 위한 클럭 및 데이터 복원(CDR) 시스템 및 방법이 개시된다. CDR 시스템은 복원된 클럭/데이터 신호를 생성하는 샘플링 회로 및 그 샘플링 회로에 피드백을 제공하는 인터리빙 피드백 네트워크를 포함한다. 피드백 네트워크는 복원된 클럭/데이터 신호에 기초하여 제어 신호를 생성하는 논리 회로, 제어 신호에 기초하여 글로벌 클럭 신호의 4개 위상 중 하나를 선택하는 제1 멀티플렉서, 선택된 글로벌 클럭 신호에 기초하 여 지연된 신호를 생성하는 제2 멀티플렉서에 결합된 제1 세트의 지연 셀을 갖는 제1 지연-고정 루프, 및 샘플링 회로에 인가되는 한 세트의 위상-시프트된 피드백 신호를 생성하여 샘플링 회로를 수신된 직렬 데이터 스트림에서의 천이와 위상-정렬시키는 제2 세트의 지연 셀을 갖는 제2 지연-고정 루프를 포함한다. 제2 지연-고정 루프는 정상 동작 중에는 개방 모드로 동작하고, 타이밍 또는 인터리빙의 천이 중에는 폐쇄 모드로 동작한다. 일부 실시예의 경우, 논리 회로는 글로벌 클럭 신호의 수 N 및 주기 T₁과 제1 지연-고정 루프 내의 지연 셀 수 M에 기초한 증분 레졸루션(incremental resolution)을 갖는 피드백 신호가 생성되도록 제1 및 제2 멀티플렉서를 동작시킨다.

CDR 시스템은 하나 이상의 전자 구성소자들에 걸쳐 분산되어 있는 집적된 마이크로 전자장치, 프로그래머블 장치, 회로들을 비롯해서 여러 종류의 전자 구성체들 중 임의의 것을 이용하여 구현될 수 있다. 예를 들어, 실시예들은 집적 회로, 프로그래머블 칩, 컴퓨터 소프트웨어 프로그램, 및/또는 상호 배선된 칩셋을 갖는 인쇄 회로 기판으로 구현될 수 있다. 그러므로, 특정 유형의 전자 매체 및 회로에 관련된 흔히 잘 알려진 특성들에 대해서는 여러 실시예의 기술이 불필요하게 불명하게 되는 것을 피하기 위해 상세한 도시 및 기술은 생략하였다. 관련 기술 분야에서 숙련된 자들은, 이하에서 기술된 몇몇의 상세한 설명 없이도 추가 실시예가 실현 가능하고, 기타 실시예들이 도 1 내지 도 3을 참조하여 이하에서 기술된 양태 이외의 것들을 포함할 수 있다는 것을 이해할 것이다.

도 1은 직렬 데이터 스트림 R_XP, R_XN을 수신하고, 단일-위상 또는 다중-위상의 복원된 클럭 신호 S_CLK를 생성하는 대표적인 클럭 및 데이터 복원(CDR) 시스템(100)의 블록도이다. 복원된 클럭 신호는 수신된 직렬 데이터 내에서의 데이터의 디코딩을 위해, 또는 다른 시스템의 타이밍 목적을 위해 사용될 수 있다. 도 1에 도시된 예에서, 시스템(100)은 샘플링 회로(105) 및 인터리빙 피드백 네트워크(110)를 포함한다. 샘플링 회로(105)는 수신된 직렬 데이터 스트림을 피드백 네트워크(110)에 의해 발생된 피드백 신호들 F_Φ1-F_Φ8에 따라 샘플링한다. 본원에서 기술될 바와 같이, 이들 피드백 신호들에 의해 샘플러는 수신된 직렬 데이터 스트림에서의 천이들에 대해 신속하고 정확하게 위상-정렬을 행할 수 있다. 일부 실시예의 경우, 샘플링 회로(105)는 피드백 네트워크(110)로부터 피드백 신호들 F_Φ1-F_Φ8 중 하나 이상을 수신하도록 연결된 개개 샘플러들의 어레이를 포함할 수 있다. 개개의 샘플러들은, 예를 들어, 필터 블록, 샘플 및 홀드 회로, 및 제어 회로들을 포함할 수 있다. 개개의 샘플러들은 피드백 신호들에 기초하여 직렬 데이터 R_XP, R_XN을 샘플링하고, 하나 이상의 클럭 신호 위상들에 대응하는 개별 신호들을 생성한다.

피드백 신호들 F_Φ1-F_Φ8을 생성하기 위해, 피드백 네트워크(110)는 제어 논리 회로(115); 제1 및 제2 멀티플렉서(120, 125); 및 대응하는 위상 검출기(PD), 차지 펌프(CP), 지연 체인(140 및 145) 및 캐패시터들을 갖는 제1 및 제2 지연-고정 루프(DLL)(130, 135)를 포함한다. DLL 내의 지연 체인의 각각은 연속적으로(back-to-back) 연결된 지연 셀들의 시리즈로 구성된다. 제어 논리 회로(115)는 샘플링된 직렬 데이터에 기초하여 여러 개의 제어 신호(sel0, sel1, sel2)를 발생한다. 제어 신호들은 피드백 네트워크(110)의 동작을 다음과 같이 조정하는 데 사용된다.

제1 제어 신호 sel0는 제1 멀티플렉서(120)에 인가되어, 인터리빙될 4상의 글로벌 클럭 중 한 위상(P₁, P₂, P₃, P₄)을 선택하는 데 사용된다. 4상의 글로벌 클럭은 PLL 또는 다른 타이밍 회로(도시 안됨)에 의해 공급된다. 제어 신호 sel0에 의해 선택된 글로벌 클럭의 위상은 제1 DLL(130)의 입력 및 DLL 내의 지연 체인(140)에 인가된다. 지연 체인(140)는 복수 개의 지연된 신호 D₁-D_M(여기서, M은 n이 양의 정수값인 경우 2ⁿ-1임)를 생성한다. 일부 실시예에서, n=4인 경우, 15개 증분의 클럭 신호 지연을 제공하게 되며, 이들 각각은 위상 지연의 24°에 대응한다. 제2 멀티플렉서(125)는 제1 DLL(130) 내의 지연 체인(140)의 각 지연 셀에 연결된다. 제어 신호 sel1이 제2 멀티플렉서(125)에 인가되어 원하는 지연 셀을 선택하고, 이 지연 셀로부터 지연된 신호 D₁-D_M이 탭핑된다(tap). 제어 논리 회로(115)에 의한 특정의 글로벌 클럭 신호 및 특정의 지연 셀 신호 선택에 대해서는 신호들에 대한 인터리빙을 참조하기 바란다.

제2 멀티플렉서(125)로부터 출력된 지연된 신호(즉, 신호 D₁-D_M 중 하나)는 제2 DLL(135)의 입력에 연결된다. 제2 DLL은 두 가지의 동작 모드로 동작할 수 있다. "개방(open)" 모드의 동작에서, 제2 DLL(135) 내의 천이 멀티플렉서(150)는 제2 멀티플렉서(125)로부터 출력된 지연된 신호를 수신하여 지연된 신호를 DLL의 입력 및 DLL 내의 지연 체인(145)에 인가하도록 구성된다. "폐쇄(closed)" 모드의 동작에서, 천이 멀티플렉서(150)는 지연 체인(145)의 출력을 수신하여 지연 체인의 출력을 DLL의 입력에 인가하도록 구성된다. 도 3에 관련하여 이하에서 보다 상세히 기술될 바와 같이, 폐쇄 모드 동작은 인터리빙을 변경할 때(즉, 멀티플렉서(120)를 통한 클럭의 선택 또는 멀티플렉서(125)를 통한 지연 셀의 선택을 변경할 때) 일시적으로 인에이블된다. 제2 DLL에 대한 선택된 동작 모드는 제어 논리 회로(115)에 의해 천이 멀티플렉서(150)에 인가되는 제어 신호 sel2에 의해 결정된다. 제2 DLL(135)은 직렬 데이터 R_XP, R_XN의 특정 단위 간격(UI)에 대응하는 피드백 신호들 F_Φ1-F_Φ8을 생성한다. 피드백 신호들은 제2 DLL(135) 내의 지연 체인(145)의 각 지연 셀로부터 탭핑되어, 샘플링 회로(105)에 인가된다. 일부 실시예의 경우, 지연 체인(145) 내의 단수는 8개이므로, 샘플링 회로에서 사용될 수 있는 각각 위상이 40°만큼 분리된 8개의 피드백 신호들이 생성된다.

기술 분야에서 숙련된 자라면, 일부 실시예의 경우 제2 DLL(135)이 생략되거나, 또는 시스템(100)이 피드백 신호들 F_Φ1-F_Φ8을 생성하기 위한 하나 이상의 다른 유형의 매개 회로들(예를 들어, 필터, 지연 네트워크, PLL 등)을 사용할 수 있다는 것을 이해할 것이다. 또한, 기술 분야에서 숙련된 자하면, 제어 논리 회로(115)는 일반적으로 복원된 클럭 신호 S_CLK를 모니터링하고 제1 및 제2 DLL(130, 135)의 입력 및 출력 시그널링의 적어도 일부를 조정하기 위해 레지스터, 플립플롭, 또는 기타 타이밍 구성소자들의 각종 구성 장치들 중 임의의 것을 포함한다는 것을 이해할 것이다.

도 2는 피드백 네트워크(110)에 의해 수행될 수 있는 신호 인터리빙의 실시예를 도시한 타이밍도이다. 특히, 도 2는 글로벌 클럭 신호 P₁-P₄와, 지연 신호 D_{1 -}D₁₅(여기서 M=15)와, 피드백 신호들 F_Φ 중 하나 도시한다. 글로벌 클럭 신호 P₁-P₄는 주기 T₁을 가지며, T₁/4와 동일한 UI의 위상차만큼 서로 오프셋된다. 지연 신호 D_{1 -}D₁₅는 도시된 실시예에서 4UI/15 또는 위상차의 24°와 동일한 최소 지연 시간 T₁/M의 t_MIN만큼 서로 오프셋된다. 실선으로 도시된 피드백 신호 F_Φ는 글로벌 클럭 신호 P₂ (제1 멀티플렉서(120)를 통해)와 지연 신호 D₁₂(제2 멀티플렉서(125)를 통해)를 선택하는 피드백 네트워크(110)에 해당한다. 일반적으로, 피드백 신호는 T₁/(M×N) 또는 UI/M과 동일한 레졸루션 t_RES를 가진다. 따라서, 도시된 실시예에서, 피드백 네트워크(110)는 피드백 신호 F_Φ를 UI/15의 정수배, 즉 주기 T₁에 걸쳐 약 6°의 위상 증분으로 순방향 또는 역방향 이동시킬 수 있다. 예컨대, 피드백 신호 F_Φ의 위상은 제1 멀티플렉서(120)가 P₁을 선택하고 제2 멀티플렉서(125)가 D₁을 선택할 때 순방향으로 시프트된다. 대안적으로, 피드백 신호 F_Φ의 위상은 제1 멀티플렉서(120)가 P₃을 선택하고 제2 멀티플렉서(125)가 D₈을 선택할 때 역방향으로 시프트된다. 피드백 신호 F_Φ의 순방향 및 역방향 시프트는 도 2의 피드백 신호상의 점선에 반영된다. 피드백 네트워크는 따라서 수신된 직렬 데이터 스트림과의 위상 정렬 시도시 높은 레졸루션을 제공한다.

동작시, (멀티플렉서(120)을 통해) 클럭의 선택을 스위칭하거나 또는 (멀티플렉서(125)를 통해) 지연 셀의 선택을 변경시킴에 의해, 인터리빙을 변화할 때 각종 불안정성이 일어난다. 이런 인터리빙에서의 변화는 수신된 데이터 스트림에서의 변화에 응답하여 피드백 신호가 변경될 필요가 있을 때 일어날 수 있다. 도 3은 일어날 수 있는 불안정성 중 하나를 반영하는 타이밍도이다. 도 3은 지연 신호 D₁₂ 및 D₇과, D₁₂에서 D₇로의 스위칭 결과로서 생성된 2개의 피드백 신호들에 대한 타이밍도를 도시한다. 제1 피드백 신호 F_Φ(180)는 D₁₂에서 D₇로의 비조정 천이의 결과이다. 피드백 신호(180)는 D₁₂에서 D₇로의 천이 사이에서 조정(regulation)의 결여로 인해 야기되는 스트레칭된 부분(184)을 가진다. (다른 비조정 천이에서, 피드백 신호는 스트레칭된 부분이 아닌 짧아진 부분을 가진다.) 반대로, 제2 피드백 신호 F_Φ(182)는 D₁₂에서 D₇로의 조정 천이의 결과이며, 이로써 조정은 2개 이상의 UI에 걸쳐 피드백 신호에서 필요한 변화를 점차 시프트한다. 예컨대, 신호 조정은 제2 DLL(135)의 천이 멀티플렉서(150)에 의해 수행될 수 있다(도 1). 천이 멀티플렉서(150)의 스위칭에 의해 DLL이 하나 또는 둘 사이클 동안 폐쇄 모드 동작에서 동작함에 의해, 멀티플렉서는 지연 신호 D₇의 지연 체인(145)으로의 직접 인가를 임시로 지연시킬 수 있다. 이는 지연 체인(145)에서 지연 신호 D₁₂를 현재 분리시켜, DLL이 개방 모드 동작으로 스위칭될 수 있고 지연 신호 D₇이 지연 체인(145)에 직접 인가될 때까지 제2 DLL(135)에서의 위상 검출기 PD가 신호의 위상을 점차 조정하게 한다. 도 3에 도시된 바와 같이, 제2 피드백 신호 F_Φ(182)는 2 이하의 사이클 내에서 천이한다. 다른 실시예에서, 신호 조정은 다른 방식으로 수행될 수 있다. 예컨대, 피드백 네트워크(110)는 지연 신호 D₁-D_M이 천이되는 속도를 점차 시프트하는 제3 DLL을 포함한다.

개시된 CDR 시스템(100)에 상반되게, 종래의 피드백 네트워크는 고속 직렬 데이터 전송 속도에서 고 레졸루션 값을 달성하는데 어려움이 있다. 특히, 0.13μm 특징 크기 레짐 및 비욘드(regime and beyond)에서, 종래 피드백 네트워크의 레졸루션은 피드백 디바이스(즉, DLL, PLL, 또는 다른 타입의 루핑 디바이스) 내에서 지연 소자에 의해 일반적으로 제한된다. 예컨대, 5Gbps 또는 그 이상(즉, UI≥200ps)이며 UI/15의 레졸루션을 갖는 데이터 속도에서(예컨대, 도 2 참조), 종래의 DLL 기반 피드백 디바이스는 직렬로 연결된 60개의 지연 셀을 필요로 한다. 그 시리즈 내의 각 지연 셀은 약 13ps의 최소 지연 시간 t_MIN을 가질 필요가 있다. 이같은 짧은 지연 시간과 큰 수의 지연 셀의 요건은 피드백 네트워크에에서 전력 소비를 크게 증가시킨다. 이는 동작 오버헤드에 기인하게 이런 전송 속도가 비실질적 으로 달성되게 하여 이같은 레졸루션을 얻는데 어렵게 된다.

그러나, 인터리빙 피드백 네트워크(110) 및 그 관련 실시예는 고속 데이터 전송 속도에서 회복 타이밍 데이터와 관련된 이들 및 다른 이슈들을 경감시킨다. 종래의 피드백 네트워크에 관련하여, 피드백 네트워크(110)는 더 적은 지연 셀들을 가지고 높은 레졸루션을 달성할 수 있는 피드백 디바이스를 갖는다. 예를 들면, UI/15의 레졸루션의 경우, 제1 DLL은 15개의 적은 지연 셀들을 필요로 한다. 이는 60개의 지연 셀들을 요구하는 종래의 DLL 기반 피드백 디바이스보다 4배 적다. 또한, 개별 지연 셀들의 최소 지연 시간은 제1 DLL(107)의 최소화된 전력 소비로 뎌 길어지게 할 수 있다. 예를 들면, 5Gbps의 데이터 속도의 경우, 개별 지연 셀은 약 53ps의 최소 지연 시간 t_MIN을 가질 수 있으며, 이는 종래의 DLL 기반 피드백 디바이스의 것보다 4배 이상 높다. 따라서, 지연 체인(140, 145)은 더 긴 지연 시간과 더 적은 개수의 지연 셀들을 갖는다. 이는 피드백 네트워크(110)의 전력 소비를 감소시켜서, 더 높은 피드백 신호 레졸루션을 가능하게 하고 더 높은 데이터 전송 속도를 달성할 수 있게 한다.

다른 실시예에서, 특정 직렬 데이터 전송 속도와 관련된 CDR 시스템은 특정 UI 및 레졸루션 t_RES를 갖는 인터리빙 피드백 네트워크를 설계함으로써 제작될 수 있다. 예를 들면, 표 1은 t_RES, t_MIN 및/또는 UI의 다양한 값을 달성하기 위해 선택될 수 있는 T₁, N 및 M의 지정된 값의 특정 실시예를 나타낸다. 컬럼 I는 t_RES, t_MIN 및 UI가 T₁에 직접적으로 비례하는 것을 나타내고; 컬럼 II는 t_RES, t_MIN 및 UI가 N에 역비례하는 것을 나타내고; 컬럼 III는 UI가 고정된 상태에서 M에 역 비례하는 것을 나타낸다.

상술한 기재로부터, CDR 시스템의 특정 대표 실시예가 설명을 위해 본 명세서에서 기술되었지만, 다양한 변형이 이들 실시예에서 이루어질 수도 있다는 것을 이해하여야 할 것이다. 예를 들면, 더 많은 또는 더 적은 클럭 신호, 지연 신호 및 피드백 신호가 생성될 수도 있다. 그러한 신호들은 또한 다양한 타입의 상승 및 하강 에지 프로파일을 포함하는 임의의 무수한 신호 형태를 가질 수도 있다. 또한, 특정 실시예의 컨텍스트에 기술된 CDR 시스템의 임의 양태들은 다른 실시예들에 결합되거나 제거될 수도 있다. 예를 들면, 제1 및 제2 멀티플렉서는 제1 및 제2 DLL들 중 적어도 하나의 제어 로직에 결합될 수 있다. 또한, 다른 컴포넌트들은 피드백 네트워크내에 포함되거나 제어 로직과 결합될 수도 있다. 예를 들면, 제어 로직은 클럭 신호를 생성하는 PLL 또는 DLL을 제어하도록 동작적으로 결합될 수 있다. 게다가, 천이 멀티플렉서(150) 이외의 회로들은 인터리빙에 변경되었을 때 피드백 네트워크의 안정성을 보장하는데 사용될 수도 있다. 또한, 임의 실시예와 관련된 이점이 이들 실시예들의 컨텍스트에 기술되었지만, 다른 실시예들도 그러한 이점을 발휘할 수도 있고, 모든 실시예들이 반드시 그러한 이점을 발휘할 필요는 없다.

또한, CDR 시스템 및 그 관련 시스템들은 무수한 다른 구동 환경에서 동작하는 임의의 광범위한 디바이스들에 결합될 수 있다는 것을 이해할 것이다. 디바이스의 실시예들은 CPU, 메모리, 입력 디바이스들(예를 들면, 키보드 및 인쇄 기기들), 출력 디바이스들(예를 들면, 디스플레이 기기들) 및 저장 디바이스들(예를 들면, 디스크 기기들)을 포함할 수 있다. 동작 환경의 실시예들은 개인용 컴퓨터들, 서버 컴퓨터들, 핸드헬드 또는 랩탑 디바이스들, 멀티프로세서 시스템들, 마이크로프로세서 기반 시스템들, 프로그램가능한 소비자 전자기기, 디지털 카메라, 네트워크 PC들, 마이크로컴퓨터들, 메인프레임 컴퓨터들, 상술한 시스템 또는 디바이스들 등 중 임의의 것을 포함하는 분배 컴퓨팅 환경을 포함할 수 있다. 컴퓨터 시스템들은 셀 폰들, PDA, 스마트 폰들, 개인용 컴퓨터들, 프로그램가능한 소비자 전자기기들, 디지털 카메라 등일 수도 있다. 따라서, 본 발명은 첨부된 청구항들을 제외하고 국한되지 않는다.

상술한 설명으로부터, 본 발명의 특정 실시예가 설명을 위해 본 명세서에 기술되었지만, 다양한 변형이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 첨부된 특허청구범위에 의하지 않고는 제한되지 않는다.

도 1은 직렬 데이터 스트림으로부터 타이밍 정보 및 데이터를 복원하기 위한 클럭 및 데이터 복원(CDR) 시스템의 개략적인 블록도.

도 2는 도 1의 CDR 시스템의 동작 방법에 대응하는 타이밍 선도.

도 3은 CDR 시스템의 피드백 네트워크 내에서의 신호 천이들을 조정하기 위한 방법에 대응하는 타이밍 선도.

<도면의 주요 부분에 대한 부호의 설명>

105: 샘플링 회로

110: 인터리빙 피드백 네트워크

115: 제어 논리 회로

120: 제1 멀티플렉서

125: 제2 멀티플렉서

130: 제1 지연-고정 루프

135: 제2 지연-고정 루프

Claims (25)

1. 직렬 데이터 스트림으로부터 타이밍 정보를 복원하는 시스템으로서,

   직렬 데이터 스트림을 샘플링하기 위해 피드백 신호를 이용하여, 복원된 데이터 신호를 생성하는 샘플링 회로; 및

   상기 피드백 신호를 생성하는 인터리빙 피드백 네트워크

   를 포함하고,

   상기 인터리빙 피드백 네트워크는,

   상기 복원된 데이터 신호에 기초하여 제어 신호들을 생성하는 제어 회로,

   복수의 주기적 신호들을 수신하고 제1 제어 신호에 기초하여 개개의 주기적 신호를 선택하도록 연결되는 제1 멀티플렉서,

   상기 선택된 주기적 신호에 기초하여 복수의 지연 신호들을 생성하는 지연 셀들의 제1 시리즈를 갖는 제1 지연-고정 루프, 및

   복수의 지연 신호들을 수신하고 제2 제어 신호에 기초하여 상기 샘플링 회로에 대한 상기 피드백 신호로서 개개의 지연 신호를 선택하도록 연결되는 제2 멀티플렉서

   를 포함하는 시스템.
2. 제1항에 있어서,

   상기 지연 셀들의 제1 시리즈는 M개의 지연 셀들을 포함하고, M은 양의 정수 값 n에 대하여 시리즈(2ⁿ-1)로부터 선택된 값인 시스템.
3. 제2항에 있어서,

   상기 개개의 주기적 신호들은 주기 T₁ 및 단위 구간 T₁/N의 오프셋 위상을 갖고, N은 상기 제1 멀티플렉서에 의해 수신된 개개의 주기적 신호들의 수인 시스템.
4. 제3항에 있어서,

   상기 제어 회로는, 상기 제어 신호가 T₁/(N×M)의 증분 레졸루션(incremental resolution)을 갖도록 상기 제1 및 제2 멀티플렉서들을 제어하도록 구성된 시스템.
5. 제1항에 있어서,

   상기 제2 멀티플렉서에 결합되고, 선택된 지연 신호에 기초하여 상기 피드백 신호를 생성하는 지연 셀들의 제2 시리즈를 갖는 제2 지연-고정 루프를 더 포함하는 시스템.
6. 제5항에 있어서,

   상기 제2 지연-고정 루프는 상기 제어 회로로부터 제어 신호를 수신하도록 연결된 천이 멀티플렉서를 더 포함하고, 상기 천이 멀티플렉서는 상기 제어 신호에 응답하여 상기 제2 지연-고정 루프가 폐쇄 모드 동작(a closed mode of operation)으로 진입하게 하는 시스템.
7. 제6항에 있어서,

   상기 폐쇄 모드 동작은 상기 복수의 주기적 신호 중 하나가 상기 제어 회로로부터의 제어 신호에 응답하여 선택될 때 진입되는 시스템.
8. 제6항에 있어서,

   상기 폐쇄 모드 동작은 복수의 지연 신호 중 하나가 상기 제어 회로로부터의 제어 신호에 응답하여 선택될 때 진입되는 시스템.
9. 직렬 데이터 스트림으로부터 타이밍 정보를 복원하는 방법으로서,

   샘플링 회로에 의해 복원된 직렬 데이터 스트림과 연관된 데이터 신호에 기초하여 복수의 주기적 신호 중 하나를 선택하는 단계;

   상기 선택된 주기적 신호를 지연시켜 복수의 지연 신호를 생성하는 단계;

   상기 복원된 데이터 신호에 기초하여 상기 지연 신호들 중 하나를 선택하는 단계; 및

   상기 데이터 스트림에서 천이들에 대한 위상-정렬을 위하여 상기 복원된 데이터 신호를 생성하는 상기 샘플링 회로에 대한 피드백으로서 상기 선택된 지연 신 호를 이용하는 단계

   를 포함하는 방법.
10. 제9항에 있어서,

    상기 복수의 주기적 신호의 각각은 글로벌 클럭 신호의 개개의 위상에 대응하고, 상기 복수의 주기적 신호는 주기 T₁을 갖고 각각 T₁/N의 위상차로 서로에 대해 오프셋되어 있는 N개의 개개의 주기적 신호들을 더 포함하는 방법.
11. 제10항에 있어서,

    선택된 주기적 신호를 지연시켜 상기 복수의 지연 신호를 생성하는 단계는 N개의 개개의 주기적 신호들 중 하나에 기초하여 M개의 개개의 지연 신호들을 생성하는 단계를 더 포함하고, 상기 M개의 개개의 지연 신호들은 각각 T₁/M의 위상차로 서로에 대해 오프셋되어 있고, M은 양의 정수값 n에 대하여 시리즈(2ⁿ-1)로부터 선택된 값인 방법.
12. 제11항에 있어서,

    상기 복수의 지연 신호는 M개의 지연 셀들의 제1 시리즈를 갖는 제1 지연-고정 루프에 의해 생성되는 방법.
13. 제12항에 있어서,

    지연 신호들 중 하나를 선택하는 단계는, N개의 개개의 주기적 신호들 중 하나를 상기 제1 지연-고정 루프에 결합시키는 제1 멀티플렉서의 동작을 제어하는 단계를 더 포함하고, 상기 주기적 신호 위상들 중 하나를 선택하는 단계는 M개의 개개의 지연 신호들 중 하나를 상기 샘플링 회로에 결합시키는 제2 멀티플렉서의 동작을 제어하는 단계를 포함하는 방법.
14. 제9항에 있어서,

    상기 선택된 지연 신호를 이용하여 피드백 신호를 생성하는 단계를 더 포함하는 방법.
15. 제14항에 있어서,

    상기 피드백 신호는, 적어도 부분적으로는, 지연 셀들의 제2 시리즈를 갖는 제2 지연-고정 루프에 의해 생성되는 방법.
16. 직렬 클럭 데이터 복원 회로로서,

    상이한 위상들을 갖는 복수의 클럭 신호를 제공하는 기준 클럭;

    상기 기준 클럭에 결합되고 상기 복수의 클럭 신호 중 선택된 신호로부터 복수의 지연 신호를 생성하는 제1 지연-고정 루프;

    상기 제1 지연-고정 루프에 결합되고 상기 복수의 지연 신호 중 선택된 신호 로부터 피드백 신호를 생성하는 제2 지연-고정 루프; 및

    상기 제2 지연-고정 루프로부터 상기 피드백 신호를 수신하는 샘플러 어레이 - 상기 샘플러 어레이는 상기 피드백 신호를 이용하여 들어오는 직렬 비트 스트림을 샘플링하고, 복수의 클럭 신호 중 하나와 복수의 지연 신호 중 하나를 선택하는데 사용되는 신호들을 더 출력함 -

    를 포함하는 직렬 클럭 데이터 복원 회로.
17. 제16항에 있어서,

    상기 제1 지연-고정 루프는 복수의 지연 셀로 이루어지고, 상기 복수의 지연 신호의 각각은 상기 복수의 지연 셀 중 하나에 대응하여 생성되는 직렬 클럭 데이터 복원 회로.
18. 제16항에 있어서,

    상기 샘플러 어레이로부터 출력되는 신호들을 수신하고 복수의 제어 신호를 생성하기 위한 제어 회로를 더 포함하는 직렬 클럭 데이터 복원 회로.
19. 제16항에 있어서,

    상기 기준 클럭과 상기 제어 회로에 결합되는 제1 스위치를 더 포함하고, 상기 제1 스위치는 상기 제어 회로로부터의 제어 신호에 응답하여 복수의 클럭 신호 중 하나를 선택하는 직렬 클럭 데이터 복원 회로.
20. 제16항에 있어서,

    상기 복수의 지연 셀과 상기 제어 회로에 결합되는 제2 스위치를 더 포함하고, 상기 제2 스위치는 상기 제어 회로로부터의 제어 신호에 응답하여 복수의 지연 신호 중 하나를 선택하는 직렬 클럭 데이터 복원 회로.
21. 제16항에 있어서,

    상기 제2 지연-고정 루프와 상기 제어 회로에 결합되는 제3 스위치를 더 포함하고, 상기 제3 스위치는 상기 제어 회로로부터의 제어 신호에 응답하여 상기 제2 지연-고정 루프가 폐쇄 모드 동작으로 진입하게 하는 직렬 클럭 데이터 복원 회로.
22. 제21항에 있어서,

    상기 폐쇄 모드 동작은 상기 복수의 클럭 신호 중 하나가 상기 제어 회로로부터의 제어 신호에 응답하여 선택될 때 진입되는 직렬 클럭 데이터 복원 회로.
23. 제21항에 있어서,

    상기 폐쇄 모드 동작은 상기 복수의 지연 신호 중 하나가 상기 제어 회로로부터의 제어 신호에 응답하여 선택될 때 진입되는 직렬 클럭 데이터 복원 회로.
24. 제21항에 있어서,

    상기 폐쇄 모드 동작은 복수의 클럭 신호 중 선택된 신호의 적어도 두 사이클 미만에서 진입되는 직렬 클럭 데이터 복원 회로.
25. 제16항에 있어서,

    상기 제2 지연-고정 루프는 복수의 지연 셀로 이루어지고, 복수의 피드백 신호는 상기 복수의 지연 셀에 의해 생성되어 상기 샘플러 어레이에 제공되는 직렬 클럭 데이터 복원 회로.

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