CN104253620B - 一种新型的高速串行接口发射机 - Google Patents

Abstract

一种用于高速串行接口的发射机，包括数据通路与时钟通路，数据通路包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；时钟通路包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期，本发明采用基于负反馈的“合路时间窗口搜索环路”，能够自动保证数据信号和时钟信号之间时序关系，从而去掉了发射机中工作在最高速率的锁存器以及相应的时钟信号缓冲器，从而大大节约了功耗和面积。

Description

一种新型的高速串行接口发射机

技术领域

本发明属于电路设计和数据传输技术领域，特别涉及一种新型的高速串行接口发射机。

背景技术

高速串行接口收发机广泛应用于有线数据传输。发射机将多路并行数据合路后发送到传输信道上。接收机从传输信道上接收信号并分路，以供后面的电路继续处理。

近年来高速串口收发机传输的数据率不断上升，目前单通道的数据率已能达到40Gbps以上。此时发射机的设计面临着严重的时序问题。图1是典型的发射机结构示意图，主要包含数据通路和时钟通路。数据通路主要由多级合路器级联构成，合路器实现数据信号的合路功能，最终将多路并行的数据信号合成为一路串行的数据信号。时钟通路从参考时钟经过分频及驱动，得到工作在不同频率的时钟信号，并提供给对应的合路器使用。

合路器的结构如图2所示，包含5个锁存器和一个多路选择器。其中锁存器A1和锁存器A2构成一个D触发器A，锁存器B1和锁存器B2构成另一个D触发器B。触发器A和触发器B对输入的2路数据信号进行重定时。锁存器B3对触发器B输出的数据信号延时半个数据周期。多路选择器实现对2路数据信号的合路功能。合路器工作的速率越高，自身的功耗也越大。

在正确工作情况下，数据通路中每一级传输的数据信号应该和对应的时钟信号保持一定的时序关系，即时钟信号能正确对数据信号进行采样。然而合路器、分频器自身会对其输入、输出信号产生延时，而连接各级合路器、分频器之间的金属导线也会对传输的信号产生延时。当电路处理的信号的速率极高，例如达到40Gbps及以上时，电路模块和导线对信号的延时作用变得十分突出，并且受到工艺角等因素的影响,合路器中触发器的建立与保持时间的要求，以及多路选择器的时序受到严重挑战。

为了解决发射机中高速数据信号和对应的采样时钟信号之间的时序问题，一种方法如图3所示，在时钟信号传输路径上插入具有不同延时的缓冲器，改变时钟信号到达合路器的时间，从而使得时钟信号的延时与数据的延时匹配，满足各个工艺角下时序的要求。然而该方法存在很多问题。一是工作在高速的合路器和缓冲器要消耗极大的功耗；二是即使插入延时匹配的缓冲器，在工艺角下也很难保证延时完全匹配。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种新型的高速串行接口发射机，采用“合路时间窗口搜索环路”的新原理，能够自动保证数据信号和时钟信号之间时序关系。

为了实现上述目的，本发明采用的技术方案是：

一种新型的高速串行接口发射机，包括数据通路与时钟通路，其中：

所述数据通路，包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；

所述时钟通路，包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期。

所述时钟通路包括均接时钟信号的分频器与二进制鉴相器，所述时钟信号还连接所述多路选择器，所述分频器输出接相位插值器x2模块，所述二进制鉴相器同时接合路器二或合路器一的输出数据信号比较其与时钟信号的时序关系，二进制鉴相器的输出连接差分电荷泵的输入，差分电荷泵的输出连接低通滤波器的输入，低通滤波器的输出接所述相位插值器x2模块，控制相位插值器x2模块输出两路正交时钟信号分别送往合路器一和合路器二为其提供采样时钟。

所述合路器一与合路器二的结构相同，均由五个锁存器和一个多路选择器构成，其中两个锁存器构成一个D触发器，另两个锁存器构成另一个D触发器，最后一个锁存器对其中一个D触发器输出的数据信号延时半个数据周期，多路选择器实现对2路数据信号的合路功能。

所述分频器二分频后产生正交差分时钟信号CK20和CK21，且相位插值器x2模块由两个相位插值器组成，一个相位插值器的时钟输入CI和CQ分别连接CK20和CK21，另一个相位插值器的时钟输入CI和CQ分别连接CK21和CK20的反相时钟，所述低通滤波器的输出同时作为该两个相位插值器的控制信号。

所述相位插值器只在两个象限内进行相位插值，且相位插值的控制和象限控制只通过所述差分电荷泵就得以实现。

所述差分电荷泵的差分输出VP和VN控制所述两个象限的电流权重，以及所述两个象限中各个时钟的电流权重。

所述二进制鉴相器比较时钟信号与合路器二或合路器一的输出数据信号的时序关系，比较的结果通过差分电荷泵、低通滤波器处理后得到控制信号，调整相位插值器x2模块输出的两路正交时钟信号的相位。

与现有技术相比，本发明提出的发射机去除了合路器中的锁存器以及为这些锁存器提供时钟信号的缓冲器，采用合路时间窗口搜索环路自动锁定数据和时钟之间的时序，极大地降低了发射机的功耗，节约了发射机的面积。

附图说明

图1是典型发射机结构示意图。

图2是一种合路器的结构示意图。

图3是在时钟信号传输路径上插入延时用缓冲器的发射机结构示意图。

图4是加入合路时间窗口搜索环路的发射机示意图；

图5是相位插值单元电路。

图6是象限控制电路。

图7是一种可能的作为输出级的多路选择器。

具体实施方式

下面结合附图与实施例，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图4展示了本发明所提出的发射机结构，包括数据通路与时钟通路，数据通路包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器。输入的4路低速数据信号D10、D11、D12、D13中，D10和D11通过合路器一实现合路，D12和D13通过合路器二实现合路。合路器一输出D10和D11合路后的信号D20，合路器二输出D12和D13合路后的信号D21。在传统发射机中，D20和D21信号将再次通过合路器产生最终的输出信号，但在本发明中，D20和D21只通过多路选择器就可以输出最终的数据信号D30。

这一优点是通过“合路时间窗口搜索环路”实现的。如下所述：本发明时钟通路包括均接时钟信号CK11的分频器与二进制鉴相器，时钟信号CK11还连接所述多路选择器，时钟信号CK11由参考时钟信号CK10经过缓冲器后得到。一方面，时钟信号CK11经过分频器输出二分频后的正交差分时钟信号CK20和CK21，CK20和CK21接相位插值器x2模块，相位插值器x2模块由两个相位插值器组成，一个相位插值器的时钟输入CI和CQ分别连接CK20和CK21，另一个相位插值器的时钟输入CI和CQ则分别连接CK21和CK20的反相时钟。另一方面，时钟信号CK11和数据信号D21或D20通过二进制鉴相器比较时序关系，比较的结果通过差分电荷泵、低通滤波器处理后得到控制信号，调整相位插值器输出时钟信号CKI和CKQ的相位，分别为合路器一和合路器二提供采样时钟。本发明相位插值的特点是在两个象限内插值，这是由于所提出的结构只需要在两个象限内相位插值即可找到最佳相位。这个特点使得发射机中用差分电荷泵即可简单控制相位插值，不需要复杂的数字电路控制象限。

图5是一种在两个象限内插值的相位插值器电路，其两个输入时钟为正交差分时钟CI和CQ。图5中CIP，CIN分别为CI的正相端和反相端，而CQP和CQN分别为CQ的正相端和反相端。象限1和象限2分别表示相位插值的两个象限。VB_QUADRANT1和VB_QUARDRANT2为两个象限的偏置，它们由图6所示的象限控制电路产生。

图6是其对应的象限控制电路。VBIAS为该电路的偏置电压。差分电荷泵的差分输出VP和VN控制两个象限的电流权重，即VB_QUADRANT1和VB_QUARDRANT2。与此同时，如图5所示，VP和VN也控制着象限1和象限2中各个时钟的电流权重。当系统启动时，初始化模块使差分电荷泵的正相输入VP等于反相输入VN。这样的设定使得相位插值器的输出能分别左移和右移90度。这个范围对于本发射机结构已经足够。

由于这一环路的存在，保证了D20，D21和CK11之间的准确时序关系，进而保证了数据信号的完整性。进一步地，由于时钟信号CKI和CKQ之间的正交关系，使得输出的D20、D21信号自动相差四分之一个CKI或CKQ周期，因此不再需要通过5个锁存器实现对数据信号D20、D21对齐和延时功能。图4中的初始化模块用于设置差分电荷泵的初始工作状态。

以40Gb/s为例。4路10Gb/s的数据信号(D10、D11、D12、D13)由更低速的合路器产生。4路数据信号两两合路产生两路20Gb/s的数据信号(D20、D21)，这两路合路器的时钟信号(CKI、CKQ)是正交的，由时钟通路提供。这一级的合路器(合路器一、合路器二)可由多种方式实现,例如真单项时钟(TrueSinglePhaseClock，TSPC)逻辑或者电流模(CurrentModeLogic，CML)逻辑。在这一级的合路中使用了正交时钟信号，使产生两路的20Gb/s数据信号在时间上相差四分之一个CKI或CKQ周期，为后一级的合路中省去锁存器创造条件。在这两路20Gb/s的数据中，一路20Gb/s的数据信号(D21或D20)与20GHz的时钟信号(CK11)输入到二进制鉴相器。二进制检相器的输出给到一个差分的电荷泵，经过低通滤波后控制两个相位插值器。这两个相位插值器的时钟信号输入(CK20、CK21)为10GHz时钟的正交时钟，它们由20GHz的输入参考时钟信号(CK11)分频而来。其中一个相位插值器的时钟输入CI和CQ分别为CK20和CK21,另一个相位插值器的时钟输入CI和CQ则分别为CK21和CK20的反相时钟，这样的连接保证了CKI和CKQ之间的正交关系。两个相位插值器分别输出正交的I路时钟信号CKI和Q路时钟信号CKQ。发射机中最后的合路器由一个多路选择器代替，省去了传统结构中的高速锁存器，同时省去了用于延时匹配及驱动的时钟树，大大降低了功耗。这最后的多路选择器也同时作为输出的驱动级，节约了额外的输出驱动以及重定时，节省了功耗。在该结构中，二进制鉴相器的建立时间为输出级多路选择器的正常工作提供了时序上的保证。该二进制鉴相器可由多种电路结构实现,例如基于电流模逻辑的触发器是一种可能的实现方式。此外，在该发射机中有一个初始化模块。该模块主要完成对差分电荷泵的初始化，使得初始化时差分电荷泵的正相输出等于反相输出。

图5展示了相位插值单元器电路。图6则展示了象限控制电路。区别于传统的相位插值电路，本发明的相位插值电路仅在两个象限内进行相位插值。这一设计的原因,一是易于实现相位插值的控制，二是在本发射机中两个象限的相位插值已经足够。传统结构包含四象限的相位插值，需要复杂的象限选择逻辑，十分不便。本发明仅用差分电荷泵的一对差分输出就同时控制了象限以及象限内的相位，大大简化了电路。

图7展示了一种可能的作为输出级的多路选择器。该结构去除了电流源管，增大了各个晶体管的过驱动电压，进而增大了选择器的带宽。同时，电感峰化技术的运用也对带宽扩展起到了积极的作用。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种新型的高速串行接口发射机，包括数据通路与时钟通路，其特征在于：

所述数据通路，包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；

所述时钟通路，包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期；

所述时钟通路包括均接时钟信号的分频器与二进制鉴相器，所述时钟信号还连接所述多路选择器，所述分频器输出接相位插值器x2模块，所述二进制鉴相器同时接合路器二或合路器一的输出数据信号和时钟信号并比较它们的时序关系，二进制鉴相器的输出连接差分电荷泵的输入，差分电荷泵的输出连接低通滤波器的输入，低通滤波器的输出接所述相位插值器x2模块，控制相位插值器x2模块输出两路正交时钟信号分别送往合路器一和合路器二为其提供采样时钟。

2.根据权利要求1所述新型的高速串行接口发射机，其特征在于，所述合路器一与合路器二的结构相同，均由五个锁存器和一个多路选择器构成，其中两个锁存器构成一个D触发器，另两个锁存器构成另一个D触发器，最后一个锁存器对其中一个D触发器输出的数据信号延时半个数据周期，多路选择器实现对2路数据信号的合路功能。

3.根据权利要求1所述新型的高速串行接口发射机，其特征在于，所述分频器二分频后产生正交差分时钟信号CK20和CK21，且相位插值器x2模块由两个相位插值器组成，一个相位插值器的时钟输入CI和CQ分别连接CK20和CK21，另一个相位插值器的时钟输入CI和CQ分别连接CK21和CK20的反相时钟，所述低通滤波器的输出同时作为该两个相位插值器的控制信号。

4.根据权利要求3所述新型的高速串行接口发射机，其特征在于，所述相位插值器只在两个象限内进行相位插值，且相位插值的控制和象限控制只通过所述差分电荷泵就得以实现。

5.根据权利要求4所述新型的高速串行接口发射机，其特征在于，所述差分电荷泵的差分输出VP和VN控制所述两个象限的电流权重，以及所述两个象限中各个时钟的电流权重。

6.根据权利要求1所述新型的高速串行接口发射机，其特征在于，所述二进制鉴相器比较时钟信号与合路器二或合路器一的输出数据信号的时序关系，比较的结果通过差分电荷泵、低通滤波器处理后得到控制信号，调整相位插值器x2模块输出的两路正交时钟信号的相位。