CN109246037B

CN109246037B - 用于高速串行数据传输的驱动器以及高速串行接口发射机

Info

Publication number: CN109246037B
Application number: CN201810917082.4A
Authority: CN
Inventors: 贾海珑; 王昕宇
Original assignee: Shanghai Oringco Electronics Technology Co Ltd
Current assignee: Shanghai Oringco Electronics Technology Co Ltd
Priority date: 2018-08-13
Filing date: 2018-08-13
Publication date: 2019-07-12
Anticipated expiration: 2038-08-13
Also published as: CN109246037A

Abstract

本发明公开了一种用于高速串行数据传输的驱动器结构和高速串行接口发射机，通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器，每个接口驱动器单元都可以被配置工作在当前数据Data，或Data_PRE或者Data_POST，配置方式更加灵活，可以实现任意想要的预加重系数，并且没有接口驱动器单元电路处于闲置状态，资源利用率更高。

Description

用于高速串行数据传输的驱动器以及高速串行接口发射机

技术领域

本发明涉及高速模拟集成电路设计技术领域，更具体的说是涉及一种用于高速串行数据传输的驱动器以及高速串行接口发射机。

背景技术

在有线传输技术中，高速串行通信占据了越来越重要的地位，高速串行通信的数据速率也在不断上升。比如：在光通信模块中，28Gbps的NRZ编码传输甚至56Gbps的PAM4编码传输都已经成为业界主流。在如此高速率的串行收发数据过程中，数据驱动器和数据接收器起到了连接芯片内部信号与外部芯片封装、传输线缆、连接器等的核心作用，面对着越来越大的设计挑战。

随着先进的CMOS尺寸的不断缩小，晶体管可以工作到越来越高的截止频率，基于电压模电平翻转的数据驱动器展现出了越来越大的优势，比如驱动器整体尺寸更小，更节省芯片面积，同样数据传输速率条件下功耗更低，以及更为灵活可调的信号预加重系数配置，并且还具备输出阻抗可调功能。

在专利CN104333524A中提供的基于电压模驱动器结构中，预加重是通过固定数量的Data_PRE(前一个时钟节拍打出的数据)或者Data_POST(后一个时钟节拍打出的数据)作为输入数据的驱动器单元并联到输出级上，通过使能不同数量的预加重驱动器单元实现可调的预加重系数。这种方案实现的预加重系数可调范围较小。

因此，如何提高预加重系数可调范围是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种用于高速串行数据传输的驱动器以及高速串行接口发射机，通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器，每个接口驱动器单元都可以被配置工作在当前数据Data，或Data_PRE 或者Data_POST，配置方式更加灵活，可以实现任意想要的预加重系数，并且没有接口驱动器单元电路处于闲置状态，资源利用率更高。

为了实现上述目的，本发明采用如下技术方案：

一种用于高速串行数据传输的驱动器，所述驱动器包括并联在输出差分节点TX_P和TX_N之间的2^N个接口驱动器单元；

每个所述接口驱动器单元包括：左单元电路和右单元电路，所述左单元电路和所述右单元电路为左右差分镜像对称结构；所述左单元电路和所述右单元电路均包括：第一MUX、第二MUX、第三MUX、第四MUX、与非门、 PMOS管和NOMS管；

其中，所述第一MUX的两路输入信号为VDD和GND，选通信号为控制每个接口驱动器单元的使能信号slice_en，输出信号与所述第四MUX的第二输入端相连；

左单元电路中的所述第二MUX的两路输入信号为Data和 Data_PRE/Data_POST，选通信号为控制预加重输入信号的使能信号 tx_deemph，输出信号连接至所述第三MUX的第二输入端和所述第四MUX 的第一输入端；

所述第三MUX的第一输入端的输入信号为VDD，输出信号连接PMOS 管的栅极；

所述第四MUX的输出信号连接NMOS管的栅极；且所述第三MUX和所述第四MUX的选通信号为所述与非门的输出信号；其中，所述与非门的两路输入信号为控制每个接口驱动器单元的使能信号slice_en和控制幅度的使能信号tx-amplitude；

所述左单元电路中的所述PMOS管和所述NOMS管通过电阻与第一输出差分节点TX_N相连；

所述左单元电路和所述右单元电路为左右差分镜像对称结构，其中，所述右单元电路的第二MUX的两路输入信号为Data_b和 Data_b_PRE/Data_b_POST；所述右单元电路的PMOS管和所述NOMS管通过电阻与第二输出差分节点TX_P相连。

一种高速串行接口发射机，包括：合路器、时钟模块、第一D触发器、第二D触发器和上述的驱动器；

所述时钟模块用于产生时钟信号并发送给所述合路器；

所述合路器用于将P路信号转换成Data和Data_b两路差分数据；其中， Data这一路差分数据通过反相器与各个左单元电路中的第二MUX的第一输入端相连，且Data这一路数据还经过所述第一D触发器延时和反相器生成 Data_PRE/Data_POST输入到各个左单元电路中的第二MUX的第二输入端；

Data_b这一路差分数据通过反相器与各个右单元电路中的第二MUX的第一输入端相连；且Data_b这一路差分数据还经过所述第二D触发器延时和反相器生成Data_b_PRE/Data_b_POST输入到各个右单元电路中第二MUX的第二输入端；

所述第一D触发器和所述第二D触发器的时钟控制信号均由所述时钟模块产生。

优选的，所述时钟模块向所述第一D触发器和所述第二D触发器发送的时钟控制信号为Clk，其中ClK为时钟模块产生的最高频率的时钟信号。

优选的，还包括：译码器模块；所述译码器模块用于将N比特的slice_en， N比特的tx_deemph和N比特的tx_amplitude分别对应生成控制位 slice_en[2^N-1:0]，tx_deemph[2^N-1:0]，tx_amplitude[2^N-1:0]，其中slice_en[2^N-1:0] 为2^N个接口驱动器单元的使能信号，tx_deemph[2^N-1:0]为控制2^N个接口驱动器单元的预加重输入信号的使能信号，tx_amplitude[2^N-1:0]为控制2^N个接口驱动器单元的幅度的使能信号。

经由上述的技术方案可知，与现有技术相比，本发明公开提供了用于高速串行数据传输的驱动器以及高速串行接口发射机，通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器，每个接口驱动器单元都可以被配置工作在当前数据Data，或Data_PRE或者Data_POST，配置方式更加灵活，可以实现任意想要的预加重系数，并且没有接口驱动器单元电路处于闲置状态，资源利用率更高。

此外，如果想要输出更小的信号幅度以节省功耗，可以选择不使能阵列中的部分接口驱动器单元电路。而且，本发明提供的技术方案，还能够保证当系统配置不同的预加重系数以及配置输出可调电压为不同大小的电压幅度时，都能够保证输出的阻抗恒定不变。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明提供的高速串行接口发射机的结构示意图；

图2为本发明提供的每个接口驱动器单元电路的结构示意图；

图3为本发明提供的高速MUX的电路图；

图4为本发明提供的测试10Gb/s传输速率时的发射眼图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见附图2，本发明实施例公开了一种用于高速串行数据传输的驱动器，驱动器包括并联在输出差分节点TX_P和TX_N之间的2^N个接口驱动器单元；

每个接口驱动器单元包括：左单元电路和右单元电路，左单元电路和右单元电路为左右差分镜像对称结构；左单元电路和右单元电路均包括：第一 MUX、第二MUX、第三MUX、第四MUX、与非门、PMOS管和NOMS管；

其中，第一MUX的两路输入信号为VDD和GND，选通信号为控制每个接口驱动器单元的使能信号slice_en，输出信号与第四MUX的第二输入端相连；

左单元电路中的第二MUX的两路输入信号为Data和 Data_PRE/Data_POST，选通信号为控制预加重输入信号的使能信号 tx_deemph，输出信号连接至第三MUX的第二输入端和第四MUX的第一输入端；

第三MUX的第一输入端的输入信号为VDD，输出信号连接PMOS管的栅极；

第四MUX的输出信号连接NMOS管的栅极；且第三MUX和第四MUX 的选通信号为与非门的输出信号；其中，与非门的两路输入信号为控制每个接口驱动器单元的使能信号slice_en和控制幅度的使能信号tx-amplitude；

左单元电路中的PMOS管和NOMS管通过电阻与第一输出差分节点 TX_N相连；

左单元电路和右单元电路为左右差分镜像对称结构，其中，右单元电路的第二MUX的两路输入信号为Data_b和Data_b_PRE/Data_b_POST；右单元电路的PMOS管和NOMS管通过电阻与第二输出差分节点TX_P相连。

这里需要说明的是，由于左单元电路和右单元电路为左右差分镜像对称结构，且从附图1中也能够看出右单元电路的具体结构，这里对右单元电路并没有进行详细的说明，只重点论述了与左单元电路的不同之处。

参见附图1，本发明实施例还公开了一种高速串行接口发射机，包括：合路器、时钟模块、第一D触发器、第二D触发器和上述的驱动器；

时钟模块用于产生时钟信号并发送给合路器；

合路器用于将P路信号转换成Data和Data_b两路差分数据；其中，Data 这一路差分数据通过反相器与各个左单元电路中的第二MUX的第一输入端相连，且Data这一路数据还经过第一D触发器延时和反相器生成 Data_PRE/Data_POST输入到各个左单元电路中的第二MUX的第二输入端；

Data_b这一路差分数据通过反相器与各个右单元电路中的第二MUX的第一输入端相连；且Data_b这一路差分数据还经过第二D触发器延时和反相器生成Data_b_PRE/Data_b_POST输入到各个右单元电路中第二MUX的第二输入端；

第一D触发器和第二D触发器的时钟控制信号均由时钟模块产生。

为了进一步优化上述技术方案，所述时钟模块向所述第一D触发器和所述第二D触发器发送的时钟控制信号为Clk，其中ClK为时钟模块产生的最高频率的时钟信号。

为了进一步优化上述技术方案，还包括：译码器模块；译码器模块用于将N比特的slice_en，N比特的tx_deemph和N比特的tx_amplitude分别对应生成控制位slice_en[2^N-1:0]，tx_deemph[2^N-1:0]，tx_amplitude[2^N-1:0]，其中 slice_en[2^N-1:0]为2^N个接口驱动器单元的使能信号，tx_deemph[2^N-1:0]为控制 2^N个接口驱动器单元的预加重输入信号的使能信号，tx_amplitude[2^N-1:0]为控制2^N个接口驱动器单元的幅度的使能信号。

下面结合附图1-4以及具体实施例对本发明的技术方案做进一步说明。

请参见附图1，附图1为本发明提供的高速串行接口发射机的结构架构图，在驱动器结构中共有2^N个接口驱动器单元，即2^N个slice，并联在输出差分节点TX_P和TX_N之间。每个slice内部的电路结构详见图2。

在图1的具体实施例中，驱动器前面的输入模块为40→1的并转串高速合路器，需要时钟模块(tx_clk_gen)产生高速的多相位时钟。若最终输出串行数据的时钟速率为Clk，则需要Clk÷40的时钟作为40bits并行数据读取的 D触发器(DFF)的采样时钟输出给前级DFF保证时序收敛。工作在最高速率的差分数据为Data和Data_b，经过反相器驱动级输出到最终的2^N个接口驱动器单元(slice)上。

这里需要说明的是，合路器在时钟模块的控制下将P路信号转换成差分数据Data和Data_b的过程是现有技术，这里对其内容不做详细说明。

差分数据Data和Data_b被图1所示的DFF用Clk时钟采样产生一个或多个时钟节拍的延时，就可以生成Data_PRE(比当前数据提前一个时钟节拍打出的数据)或者Data_POST(比当前数据滞后一个时钟节拍打出的数据)，作为预加重的数据。

每个slice的输入控制位主要包括slice_en，tx_deemph，和tx_amplitude。slice_en是控制每个slice的使能(enable)信号，当slice_en为0时，该slice 单元被关闭，即PMOS管的栅极(gate)被逻辑拉高，NMOS管的栅极(gate) 被逻辑拉低。当slice_en为1时，该slice单元作为数据发射驱动器正常工作。 Tx_deemph是控制预加重输入信号的使能信号，当控制位为1时，该slice工作在预加重模式下，即所放大的信号是来自Data_PRE(或者Data_POST，可配置选择)。当控制位为0时，该slice工作在正常模式，即放大模式，放大当前的Data和Data_b。tx_amplitude是控制输出幅度的使能信号，当为1时，实现该slice单元的正常信号放大，当为0时，该单元不贡献放大功能，但此时会保持NMOS或者PMOS的晶体管开启(不同于slice_en)，以此维持在不同输出幅度模式下，输出端的阻抗恒定。

每个slice都需要相应的slice_en，tx_deemph，和tx_amplitude。因此针对 2^N个slices，需要N比特的slice_en、N比特的tx_deemph，和N比特的 tx_amplitude，经过译码器模块(encoder)生成相应的控制位slice_en[2^N-1:0]， tx_deemph[2^N-1:0]，tx_amplitude[2^N-1:0]。这里在具体实现时，可以采用三个译码器电路分别进行译码。

请参见附图2，附图2是单个slice(驱动器单元)的详细电路结构。整体为左右差分镜像对称结构，只是左右两侧的输入信号不相同。其中，左单元电路中第二MUX的输入信号为Data以及Data_PRE(或者Data_POST)，其选通控制信号为tx_deemph；右单元电路的第二MUX的输入信号为Data_b 和Data_b_PRE/Data_b_POST。

图2中的组合逻辑部分左单元电路和右单元电路各包含了四个MUX和一个与非门，其输入输出以及选通控制的连接关系已经清晰的展示和描述了。通过高速MUX结合组合逻辑来搭建高速串行数据传输的驱动器实现了上述描述的多种工作模式。每个slice的输出阻抗由MOS管与电阻串联相加得到，其中，电阻的阻值约为MOS管阻值的4倍，有利于不同工艺角条件下的制造精度，因为电阻的制造精度要高于用MOS管实现的等效电阻值的精度。针对不同制造工艺角的工艺参数变化，更精确的输出阻抗可以通过调节并联到最终串行输出节点TX_P和TX_N的slice个数来获得，即通过slice_en[2^N-1:0] 来使能不同个数的slice，微调总体的并联阻抗，再配合输出幅度可调同时输出阻抗保持不变的控制逻辑，实现了恒定的输出阻抗值。

具体的，如图2，图2电阻R的阻值为R_RES，P1，P2，N1，N2四个MOS 管的阻值相等，均为R_MOS，假设此时共有M个slice工作，则TX_N或者TX_P 点的阻抗为(R_RES+_RMOS)÷M，差分阻抗即为2*(R_RES+R_MOS)÷M。

所采用的高速MUX电路图如图3所示。各个MUX为高速选通传输门，具有两个输入信号和一个输出信号，输出信号会根据选通控制逻辑信号为0 (GND)或者1(VDD)来进行选通。根据图中的电路逻辑，当Sel＝0、Sel_b＝1 时，输出OUT＝IN_0；当Sel＝1、Sel_b＝0时，输出OUT＝IN_1。

具体的，通过本发明提供的技术方案实现了一个由40路250M数据，经过40→1的并转串高速合路器后输出10Gb/s的串行数据，经过该输出驱动器发送给片外的串行数据接收装置。图4为测试输出10Gb/s数据速率经过封装、 PCB板、1米长度线缆连接到示波器的眼图，从图4的眼图中可以看到输出信号质量很好。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种用于高速串行数据传输的驱动器，其特征在于，所述驱动器包括并联在输出差分节点TX_P和TX_N之间的2^N个接口驱动器单元；

每个所述接口驱动器单元包括：左单元电路和右单元电路，所述左单元电路和所述右单元电路为左右差分镜像对称结构；所述左单元电路和所述右单元电路均包括：第一MUX、第二MUX、第三MUX、第四MUX、与非门、PMOS管和NOMS管；

左单元电路中的所述第二MUX的两路输入信号为Data和Data_PRE/Data_POST，选通信号为控制预加重输入信号的使能信号tx_deemph，输出信号连接至所述第三MUX的第二输入端和所述第四MUX的第一输入端；

所述第三MUX的第一输入端的输入信号为VDD，输出信号连接PMOS管的栅极；

所述左单元电路中的所述PMOS管的漏极和所述NOMS管的漏极通过电阻与第一输出差分节点TX_N相连；所述左单元电路中的所述PMOS管的源极与VDD连接，NOMS管的源极与GND连接；

所述左单元电路和所述右单元电路为左右差分镜像对称结构，其中，所述右单元电路的第二MUX的两路输入信号为Data_b和Data_b_PRE/Data_b_POST；所述右单元电路的PMOS管的漏极和所述NOMS管的漏极通过电阻与第二输出差分节点TX_P相连；所述右单元电路中的所述PMOS管的源极与VDD连接，NOMS管的源极与GND连接；

其中，合路器将P路信号转换成Data和Data_b两路差分数据；其中，Data这一路差分数据通过反相器与各个左单元电路中的第二MUX的第一输入端相连，且Data这一路数据还经过第一D触发器延时和反相器生成Data_PRE/Data_POST输入到各个左单元电路中的第二MUX的第二输入端；

Data_b这一路差分数据通过反相器与各个右单元电路中的第二MUX的第一输入端相连；且Data_b这一路差分数据还经过第二D触发器延时和反相器生成Data_b_PRE/Data_b_POST输入到各个右单元电路中第二MUX的第二输入端。

2.一种高速串行接口发射机，其特征在于，包括：合路器、时钟模块、第一D触发器、第二D触发器和权利要求1所述的驱动器；

所述时钟模块用于产生时钟信号并发送给所述合路器；

所述合路器用于将P路信号转换成Data和Data_b两路差分数据；其中，Data这一路差分数据通过反相器与各个左单元电路中的第二MUX的第一输入端相连，且Data这一路数据还经过所述第一D触发器延时和反相器生成Data_PRE/Data_POST输入到各个左单元电路中的第二MUX的第二输入端；

3.根据权利要求2所述的高速串行接口发射机，其特征在于，所述时钟模块向所述第一D触发器和所述第二D触发器发送的时钟控制信号为Clk，其中ClK为时钟模块产生的最高频率的时钟信号。

4.根据权利要求2所述的高速串行接口发射机，其特征在于，还包括：译码器模块；所述译码器模块用于将N比特的slice_en，N比特的tx_deemph和N比特的tx_amplitude分别对应生成控制位slice_en[2^N-1:0]，tx_deemph[2^N-1:0]，tx_amplitude[2^N-1:0]，其中slice_en[2^N-1:0]为2^N个接口驱动器单元的使能信号，tx_deemph[2^N-1:0]为控制2^N个接口驱动器单元的预加重输入信号的使能信号，tx_amplitude[2^N-1:0]为控制2^N个接口驱动器单元的幅度的使能信号。