KR20180091221A - 이중 모드 유선 채널 송수신 드라이버 - Google Patents

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KR20180091221A
KR20180091221A KR1020170016105A KR20170016105A KR20180091221A KR 20180091221 A KR20180091221 A KR 20180091221A KR 1020170016105 A KR1020170016105 A KR 1020170016105A KR 20170016105 A KR20170016105 A KR 20170016105A KR 20180091221 A KR20180091221 A KR 20180091221A
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Abstract

이중 모드 유선 채널 송수신 드라이버를 공개한다. 본 발명은 단일 선로의 유선 채널을 통해 전송할 데이터를 고속 모드와 저속 모드를 구분하여 전송할 수 있어, 다양한 전송 속도로 데이터를 전송할 수 있으며, 클럭 신호의 2배 속도로 전송할 수 있다. 뿐만 아니라, 저속 모드에서는 종단 저항을 비활성화하여 전력 소모를 줄일 수 있으며, 고속 모드에서는 종단 저항을 활성화하여 임피던스 매칭을 수행하는 한편, 신호를 송신하는 송신 드라이버를 전원 전압보다 낮은 전압 레벨로 구동함으로써, 전력 소비를 크게 줄일 수 있다. 또한 고속 모드에서 이전 전송된 데이터에 의한 영향을 반영하여 현재 전송하는 데이터의 신호 레벨을 조절하여 출력함으로써, ISI를 최소화할 수 있다.

Description

이중 모드 유선 채널 송수신 드라이버{DUAL-MODE IO TRANSCEIVER DRIVER FOR WIRED CHANNEL}
본 발명은 신호 손실이 발생하는 유선 채널을 통해 데이터를 전송하는 송수신 드라이버에 관한 것으로, 특히 고속 데이터 전송과 저속 데이터 전송에 모두 효율적으로 데이터를 전송할 수 있는 이중 모드 유선 채널 송수신 드라이버에 관한 것이다.
반도체 기술의 발전에 따라 다양한 용도의 고성능 칩(chip)이 개발되고 있다. 그러나 기존에 비해 각종 전자 기기에 더 많은 다양한 기능이 요구됨에 따라 단일 칩에 요구되는 기능을 모두 구현하는 것은 설계를 어렵게 할뿐만 아니라 기능의 변경이 필요할 때마다 설계를 변경해야 하므로 비효율적이다. 이에 대부분의 전자 기기는 요구되는 기능 각각에 대응하는 복수개의 칩을 구비하고, 복수개의 칩들이 칩간(chip-to-chip) 통신을 통해 상호 데이터를 송수신하도록 함으로써, 기능 변경에도 즉시 대응 가능하도록 구성되고 있다.
한편 칩간 통신은 기본적으로 유선 채널을 통해 수행되며, 데이터를 송신하는 칩의 송신 드라이버는 유선 채널에 전기적으로 연결되는 입출력 패드(IO 패드)로 송신할 데이터에 대응하는 전압 레벨을 인가함으로써, 유선 채널로 데이터를 전송한다. 이때 송신 드라이버는 데이터가 정확하게 유선 채널을 통해 데이터를 수신하는 칩까지 전송될 수 있도록, 데이터의 값에 따라 입출력 패드에 인가되는 전압 레벨을 충분히 넓은 범위에서 스윙할 필요가 있다.
도1 은 기존 유선 채널을 통해 고속으로 데이터를 송수신하는 송수신 드라이버 구성을 나타낸다.
도1 에서 송신 드라이버(TDV)는 반전 데이터(
Figure pat00001
)에 응답하여, 유선 채널(Ch)에 인가되는 전압을 전원 전압(VDD) 레벨에서 접지 전압(VSS) 레벨까지 풀 스윙한다. 송신 드라이버(TDV)에서 PMOS 트랜지스터와 저항은 로우 레벨의 반전 데이터(
Figure pat00002
)에 응답하여, 유선 채널(Ch)에 인가되는 전압을 전원 전압(VDD) 레벨로 풀업(pull-up)하는 풀업 트랜지스터(TTP)와 풀업 저항(RTP)이고, NMOS 트랜지스터와 저항은 하이 레벨의 반전 데이터(
Figure pat00003
)에 응답하여, 유선 채널(Ch)에 인가되는 전압을 접지 전압(VSS) 레벨로 풀다운(pull-down)하는 풀다운 트랜지스터(TTN)와 풀다운 저항(RTN)이다. 이때 송신 드라이버(TDV)의 2개의 저항(RTP, RTN)은 수신 드라이버(RDV)의 2개의 저항(RRP, RRN)과 임피던스 매칭을 위한 저항값을 갖는다.
여기서 송신 드라이버(TDV)의 구성은 일종의 인버터(inverter) 회로로서, 송신 드라이버(TDV)로 인가되는 신호가 반전되어 유선 채널(Ch)로 인가된다. 따라서 도1 에 도시된 바와 같이, 송신 드라이버(TDV)에는 반전 데이터(
Figure pat00004
)가 인가되는 것은 유선 채널(Ch)로 데이터(D)를 전송하기 위해서이다. 경우에 따라서 송신 드라이버(TDV)는 데이터(D)를 인가받아 전송할 수 있도록, 인버터를 추가로 구비할 수 있다.
한편 데이터를 수신하는 칩에 구비되는 수신 드라이버(RDV)는 전원 전압(VDD)와 접지 전압(VSS) 사이에 직렬로 연결되어, 송신 드라이버(TDV)의 풀업 저항(RTP) 및 풀다운 저항(RTN)에 대응하여, 임피던스 매칭을 수행하는 2개의 종단 저항(RRP, RRN)과 수신된 신호의 레벨을 판정하여, 판정된 레벨에 대응하는 데이터를 출력하는 신호 판별부(LD)를 구비한다. 데이터 전송 시에 송신 드라이버(TDV)와 수신 드라이버(RDV) 사이에 임피던스에 차이가 있어 임피던스 매칭이 되지 않으면, 신호를 수신하는 수신 드라이버(RDV)측에서 반사 신호가 발생되어 유선 채널(Ch)로 다시 유입됨으로써, 송신 드라이버(TDV)에서 수신 드라이버(RDV)로 전송되는 데이터에 손실을 야기한다. 수백 Mb/s 의 저속으로 데이터를 전송하는 경우에는 임피던스 매칭이 되지 않더라도 데이터 전송에 반사 신호의 영향이 크지 않기 때문에 큰 문제가 되지 않지만, 수 Gb/s의 고속으로 데이터를 전송하는 경우에는 기생 커패시턴스에 의한 영향이 증가되어 반사 신호의 영향이 매우 크게 되므로, 임피던스 매칭이 반드시 필요하게 된다. 그리고 현재 대부분의 전자 기기는 입출력 임피던스를 50Ω으로 매칭되도록 설정되어 있다. 이에 도1 에서도 송신 드라이버(TDV)의 풀업 저항(RTP) 및 풀다운 저항(RTN)의 저항값이 각각 50Ω의 저항값을 갖고, 수신 드라이버(RDV)의 2개의 종단 저항(RRP, RRN) 각각이 100Ω의 저항값을 가져 50Ω 임피던스 매칭을 수행하도록 구성된다.
그러나 임피던스 매칭을 위해 수신 드라이버(RDV)에 2개의 종단 저항(RRP, RRN)이 구비됨에 따라, 2개의 종단 저항(RRP, RRN)에서는 항시 전류 소모가 발생된다. 이론적으로 2개의 종단 저항(RRP, RRN)에 의해 소비되는 전류(I)는 데이터 패턴이나 전송 속도에 무관하게 I(A)= VDD/((100+50)∥100)으로 계산되며, 이러한 종단 저항(RRP, RRN)에 의한 소비 전류는 소비 전력을 가능한 줄이고자 하는 전자 기기에서 불필요한 전력 소비를 유발하는 요인이 된다. 뿐만 아니라 칩이 저속으로 데이터를 송수신하는 경우, 임피던스 매칭을 위한 종단 저항이 불필요하다.
그러나 칩이 이용될 전자 기기가 결정되기 이전에는 칩의 데이터의 송수신 속도를 미리 판단할 수 없다. 이에 현재에는 칩이 데이터 전송 속도에 무관하게 다양한 전자 기기에 범용적으로 적용될 수 있도록, 각 칩의 송수신 드라이버가 저속 및 고속 데이터 전송을 모두 수행할 수 있도록 설계되고 있다. 결과적으로 상기한 바와 같이, 송수신 드라이버가 불필요한 전력을 소비하게 되는 문제가 있다.
한국 등록 특허 제10-0431651호 (2004.05.04 등록)
본 발명의 목적은 데이터 전송 속도에 따라 고속 모드와 저속 모드로 구분하여 서로 다른 방식으로 데이터를 전송하고, 저속 모드에서는 종단 저항을 사용하지 않도록 하여 전력 소비를 최소화 할 수 있는 이중 모드 유선 채널 송수신 드라이버를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 예에 따른 이중 모드 유선 채널 송수신 드라이버는 각각 단일 선로로 구성된 적어도 하나의 유선 채널; 전송할 데이터의 복수개의 데이터 비트를 인가받고, 상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 기설정된 방식으로 조합하여 4개의 탭 신호를 생성하고, 저속 모드에서 상기 4개의 탭 신호 중 미리 지정된 하나의 탭 신호에 응답하여 전원 전압 레벨과 접지 전압 레벨의 2개의 신호 레벨을 갖는 저속 송신 신호를 생성하고, 고속 모드에서는 상기 4개의 탭 신호와 기설정된 복수개의 활성화 신호에 응답하여 상기 전원 전압 레벨보다 낮은 보조 전압 레벨과 상기 접지 전압 레벨 사이에서 4개의 신호 레벨로 프리엠퍼시스되는 고속 송신 신호를 생성하여, 상기 저속 송신 신호 또는 상기 고속 송신 신호 중 하나를 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널을 통해 클럭 신호의 2배 속도로 전송하는 적어도 하나의 송신 드라이버; 및 상기 고속 모드에서 종단 저항을 활성화하여 임피던스 매칭을 수행하고, 상기 저속 모드에서는 상기 종단 저항을 비활성화하여 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널로 전송되는 수신 신호를 수신하고, 상기 수신 신호의 신호 레벨을 판별하여 상기 데이터를 복원하는 적어도 하나의 수신 드라이버; 를 포함한다.
상기 적어도 하나의 송신 드라이버 각각은 상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 짝수번째 데이터 비트와 홀수번째 데이터 비트로 구분하여 순차적으로 래치하고, 상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여 순차적으로 래치된 복수개의 상기 짝수번째 데이터 비트와 복수개의 상기 홀수번째 데이터 비트 중 미리 지정된 4개의 비트를 선택하여, 상기 4개의 탭 신호를 출력하는 탭 신호 발생부; 상기 보조 전압과 상기 접지 전압을 인가받아 구동되고, 상기 고속 모드에서 상기 복수개의 활성화 신호에 응답하여 상기 4개 신호 레벨을 결정하며, 상기 4개의 탭 신호에 대응하는 4개의 고속 드라이버 제어 신호에 응답하여 상기 4개 신호 레벨 중 하나의 신호 레벨로 상기 고속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 고속 드라이버; 및 상기 고속 모드에서 활성화되어, 상기 4개의 탭 신호 중 기지정된 탭 신호에 응답하여 상기 2개 신호 레벨 중 하나의 신호 레벨로 상기 저속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 저속 드라이버; 를 포함하는 것을 특징으로 한다.
상기 탭 신호 발생부는 상기 짝수번째 데이터 비트 중 연속된 기설정된 개수의 짝수번째 데이터 비트를 래치하여 복수개의 제1 래치 신호를 획득하고, 상기 홀수번째 데이터 비트 중 연속된 기설정된 개수의 홀수번째 데이터 비트를 래치하여 복수개의 제2 래치 신호를 획득하는 래치부; 및 획득된 상기 복수개의 제1 래치 신호 및 상기 복수개의 제2 래치 신호 각각에서 기지정된 4개의 래치 신호와 상기 4개의 래치 신호가 반전된 4개의 반전 래치 신호를 인가받고, 상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여, 상기 4개의 래치 신호와 상기 4개의 반전 래치 신호 중 4개를 선택하여, 상기 4개의 탭 신호로 출력하는 탭 신호 조합부; 를 포함하는 것을 특징으로 한다.
상기 래치부는 상기 복수개의 데이터 비트 중 상기 짝수번째 데이터 비트를 인가받는 직렬 연결된 2개의 래치를 구비하여, 상기 짝수번째 데이터 비트의 우선 래치된 순서로 제11 및 제12 래치 신호를 획득하는 제1 래치부; 및 상기 복수개의 데이터 비트 중 상기 홀수번째 데이터 비트를 인가받는 직렬 연결된 3개의 래치를 구비하여, 상기 홀수번째 데이터 비트의 우선 래치된 순서로 제21 내지 제23 래치 신호를 획득하는 제2 래치부; 를 포함하는 것을 특징으로 한다.
상기 탭 신호 조합부는 상기 제22 래치 신호와 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀업 탭 신호를 출력하는 제1 먹스; 반전된 상기 제11 래치 신호와 반전된 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀다운 탭 신호를 출력하는 제2 먹스; 상기 제11 래치 신호와 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀업 탭 신호를 출력하는 제3 먹스; 및 반전된 상기 제22 래치 신호와 반전된 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀다운 탭 신호를 출력하는 제4 먹스; 를 포함하는 것을 특징으로 한다.
상기 송신 드라이버는 상기 고속 모드에서 활성화되어 인가되는 경로 선택 신호에 응답하여 활성화되어, 각각 상기 4개의 탭 신호 중 대응하는 탭 신호를 인가받아 반전하여, 상기 4개의 고속 드라이버 제어 신호 중 대응하는 고속 드라이버 제어 신호를 출력하는 4개의 제어 신호 생성부를 구비하는 고속 드라이버 경로 선택부; 를 더 포함하는 것을 특징으로 한다.
상기 고속 드라이버는 상기 복수개의 활성화 신호 중 복수개의 메인 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 메인 풀업 탭 신호와 상기 메인 풀다운 탭 신호에 대응하는 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 1차로 조절하는 메인 드라이버부; 및 상기 복수개의 활성화 신호 중 복수개의 서브 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 서브 풀업 탭 신호와 상기 서브 풀다운 탭 신호에 대응하는 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 2차로 조절하는 서브 드라이버부; 를 포함하는 것을 특징으로 한다.
상기 메인 드라이버부는 상기 보조 전원 전압과 상기 접지 전압을 인가받아 구동되며, 각각 상기 복수개의 메인 활성화 신호 중 대응하는 메인 활성화 신호에 응답하여 활성화되어, 상기 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 서로 병렬로 인가하는 복수개의 메인 드라이버; 를 포함하는 것을 특징으로 한다.
상기 서브 드라이버부는 상기 보조 전원 전압과 상기 접지 전압을 인가받아 구동되며, 각각 상기 복수개의 서브 활성화 신호 중 대응하는 서브 활성화 신호에 응답하여 활성화되어, 상기 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 상기 복수개의 메인 드라이버와 함께 서로 병렬로 인가하는 복수개의 서브 드라이버; 를 특징으로 한다.
상기 고속 드라이버는 상기 복수개의 메인 드라이버와 상기 복수개의 서브 드라이버 각각을 동일하게 N개로 구비하고, 상기 복수개의 메인 활성화 신호에 응답하여 활성화되는 상기 메인 드라이버의 개수와 상기 복수개의 서브 활성화 신호에 응답하여 활성화되는 상기 서브 드라이버의 개수의 합이 상기 N개로 유지되어, 상기 종단 저항과 임피던스 매칭 되는 것을 특징으로 한다.
상기 저속 드라이버는 상기 전원 전압과 상기 접지 전압을 인가받아 구동되고, 상기 저속 모드에서 활성화되어 인가되는 저속 전송 활성 신호에 응답하여 활성화되며, 저속 드라이버 제어 신호로서 인가되는 상기 서브 풀다운 탭 신호에 응답하여, 상기 대응하는 유선 채널로 상기 저속 송신 신호를 전송하는 것을 특징으로 한다.
상기 고속 드라이버는 상기 저속 모드에서 하이 임피던스(Hi-Z) 상태를 유지하고, 상기 저속 드라이버는 상기 고속 모드에서 상기 하이 임피던스(Hi-Z) 상태를 유지하는 것을 특징으로 한다.
상기 적어도 하나의 수신 드라이버 각각은 상기 대응하는 유선 채널과 상기 접지 전압 사이에 상기 종단 저항과 직렬로 연결되고 고속 모드에 턴온되는 모드 스위치를 포함하는 종단부; 상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여, 상기 대응하는 유선 채널을 통해 인가된 수신 신호의 신호 레벨을 판별하여 출력하는 듀얼 신호 판별부; 를 포함하는 것을 특징으로 한다.
상기 듀얼 신호 판별부는 상기 클럭 신호의 상승 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제1 수신 데이터를 출력하는 제1 레벨 판별부; 및 상기 클럭 신호의 하강 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제2 수신 데이터를 출력하는 제2 레벨 판별부; 를 포함하는 것을 특징으로 한다.
상기 적어도 하나의 수신 드라이버 각각은 상기 클럭 신호를 1/2로 분주하고, 분주된 상기 클럭 신호에 응답하여, 상기 제1 수신 데이터 및 상기 제2 수신 데이터를 디먹싱하여 병렬 전송하는 디먹싱부; 를 더 포함하는 것을 특징으로 한다.
따라서, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 단일 선로의 유선 채널을 통해 전송할 데이터를 고속 모드와 저속 모드를 구분하여 전송할 수 있어, 다양한 전송 속도로 데이터를 전송할 수 있으며, 클럭 신호의 2배 속도로 전송할 수 있다. 뿐만 아니라, 저속 모드에서는 종단 저항을 비활성화하여 전력 소모를 줄일 수 있으며, 고속 모드에서는 종단 저항을 활성화하여 임피던스 매칭을 수행하는 한편, 신호를 송신하는 송신 드라이버를 전원 전압보다 낮은 전압 레벨로 구동함으로써, 전력 소비를 크게 줄일 수 있다. 또한 고속 모드에서 이전 전송된 데이터에 의한 영향을 반영하여 현재 전송하는 데이터의 신호 레벨을 조절하여 출력함으로써, ISI를 최소화할 수 있다.
도1 은 기존 유선 채널을 통해 고속으로 데이터를 송수신하는 송수신 드라이버 구성을 나타낸다.
도2 는 본 발명에 따른 이중 모드 유선 채널 송수신 드라이버의 개념을 나타낸다.
도3 은 본 발명의 일 실시예에 따른 이중 모드 유선 채널 송수신 드라이버의 구성을 나타낸다.
도4 는 도3 의 탭 신호 발생부의 구성을 나타낸 도면이다.
도5 및 도6 은 도4 의 래치부 및 탭 신호 조합부의 일예를 상세하게 나타낸 도면이다.
도7 은 도3 의 고속 드라이버 경로 선택부의 일예를 상세하게 나타낸 도면이다.
도8 및 도9 는 도3 의 저속 드라이버 및 고속 드라이버의 일예를 상세하게 나타낸 도면이다.
도10 는 고속 드라이버와 저속 드라이버 각각에서 유선 채널로 출력되는 신호의 파형의 일예를 나타낸다.
도11 은 도3 의 수신 드라이버에서 듀얼 신호 판별부 및 디먹싱부를 상세하게 설명하기 위한 도면이다.
도12 및 도13 은 2개의 유선 채널을 통해 데이터를 송수신하는 본 발명의 이중 모드 유선 채널 송수신 드라이버가 송신하는 신호 파형의 아이 다이어그램을 나타낸다.
도14 는 본 발명의 이중 모드 유선 채널 송수신 드라이버의 실제 구현 레이아웃의 일예를 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로서, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도2 는 본 발명에 따른 이중 모드 유선 채널 송수신 드라이버의 개념을 나타낸다.
본 발명의 이중 모드 유선 채널 송수신 드라이버는 도2 에 도시된 바와 같이, (a)에 도시된 저속 모드 송수신 드라이버와 (b)에 도시된 고속 모드 송수신 드라이버가 결합된 방식으로 운용되도록 구성된다. 그리고 본 발명에서 유선 채널 송수신 드라이버는 NRZ(Non-Return to Zero) 형식의 데이터를 전송하는 것으로 가정한다. NRZ 형식의 데이터는 데이터의 각 비트 이후, 신호 레벨이 0으로 복귀하지 않는 형태의 데이터로서 RZ(Return to Zero) 형식의 데이터에 비해 고속 전송에 적합한 데이터 형태이다.
(a)에 도시된 저속 모드 송수신 드라이버에서 송신 드라이버(TDV1)는 도1 에 도시된 기존의 송신 드라이버(TDV)와 동일하게 풀업 트랜지스터(TTP1)와 풀업 저항(RTP1), 풀다운 트랜지스터(TTN1) 및 풀다운 저항(RTN1)을 구비한다. 그러나 도1 과 달리 수신 드라이버(RDV1)는 종단 저항(RRP, RRN)을 구비하지 않고, 신호 판별부(LD)만을 구비한다.
이는 저속 모드 송수신 드라이버가 데이터 전송 속도가 저속인 경우에 이용되므로, 상기한 바와 같이 임피던스 매칭이 되지 않더라도 반사 신호에 의한 영향이 크지 않기 때문이다. 즉 종단 저항(RRP, RRN)이 생략되어도 데이터 전송 시에 오류가 발생하지 않는다.
한편 (b)에 도시된 고속 모드 송수신 드라이버에서 송신 드라이버(TDV2)는 도1 의 송신 드라이버(TDV)와 달리 전원 전압(VDD)보다 낮은 기설정된 전압 레벨(예를 들면 2VDD/3)을 갖는 보조 전원 전압(VDDL)을 인가받아 구동될 수 있으며, 풀업 트랜지스터(TTP)와 풀다운 트랜지스터(TTN)가 동일하게 반전 데이터(
Figure pat00005
)를 인가받는 도1 의 송신 드라이버(TDV)와 달리, 송신 드라이버(TDV2)의 풀업 트랜지스터(TTP2)와 풀다운 트랜지스터(TTN2)는 각각 반전 데이터(
Figure pat00006
)와 데이터(D)를 인가받는다. 이는 풀업 트랜지스터(TTP2)와 풀다운 트랜지스터(TTN2)가 서로 반전된 데이터를 인가받아 함께 턴온 또는 턴오프 되도록 함으로써, 반전 데이터(
Figure pat00007
)의 레벨에 따라 풀업 트랜지스터(TTP)와 풀다운 트랜지스터(TTN) 중 하나만을 턴온하고 다른 하나는 턴오프 하는 도1 의 송신 드라이버(TDV)에 비해, (b)의 송신 드라이버(TDV2)가 빠르게 보조 전원 전압(VDDL)에서 접지 전압(VSS) 레벨까지 풀 스윙할 수 있도록 하기 위함이다. 즉 데이터를 고속으로 전송할 수 있도록 하기 위함이다.
그리고 (b)에서 수신 드라이버(RDV2)는 임피던스 매칭을 위한 하나의 종단 저항(RI)과 신호 판별부(LD)를 구비한다. (b)의 고속 모드 송수신 드라이버에서 수신 드라이버(RDV2)가 하나의 종단 저항(RI)만을 구비하는 것은 본 발명의 송수신 드라이버가 NRZ 형식의 데이터를 전송하는 것으로 가정하기 때문이다. 그리고 종단 저항(RI)은 ODT(On-Die Terminater)로 구현될 수 있다.
도2 에 도시된 바와 같이, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 저속 모드에서는 임피던스 매칭을 위한 종단 저항(RRP, RRN)이 제거되도록 하여 전력 소비를 줄이도록 하고, 고속 모드에서는 송신 드라이버(TDV2)가 보조 전원 전압(VDDL)을 이용함과 동시에 수신 드라이버(RDV2)에는 전원 전압(VDD)에 연결되지 않은 하나의 종단 저항(RI)만이 구비되도록 하여 전력 소비를 줄일 수 있다.
도3 은 본 발명의 일 실시예에 따른 이중 모드 유선 채널 송수신 드라이버의 구성을 나타낸다.
도3 을 참조하면, 적어도 하나의 유선 채널(Ch)을 통해 다른 칩으로 데이터를 송신하고자 하는 송신 칩의 송신 드라이버(TDV)는 적어도 하나의 유선 채널(Ch) 중 대응하는 유선 채널(Ch)을 통해 전송되어야 할 데이터를 인가받고, 송신 칩에서 미리 지정된 데이터 전송 속도에 따라 인가된 데이터에 대응하는 데이터 신호를 고속 모드 또는 저속 모드의 서로 다른 모드로 대응하는 유선 채널(Ch)로 전송한다.
한편, 적어도 하나의 유선 채널(Ch)을 통해 데이터 신호를 수신하는 수신 칩의 수신 드라이버(RDV) 또한 칩에서 미리 지정된 데이터 전송 속도에 따라 저속 모드 또는 고속 모드 중 하나의 모드로 설정되고, 설정된 모드에 따라 종단 저항을 가변하고, 적어도 하나의 유선 채널(Ch) 중 대응하는 유선 채널을 통해 인가되는 데이터 신호를 지정된 데이터 전송 속도에 따라 판별하여 데이터를 복원하여 출력한다.
본 발명의 이중 모드 유선 채널 송수신 드라이버는 고속 모드 또는 저속 모드에 따라 수신 드라이버가 종단 저항을 가변할 뿐만 아니라, 송신 드라이버가 고속 모드에서의 드라이버 구동 전원 전압을 저속 모드에서의 전원 전압보다 낮은 레벨로 공급함으로써, 전력 소비를 줄일 수 있다.
도3 에서는 비록 설명의 편의를 위하여, 하나의 유선 채널(Ch)과 하나의 유선 채널(Ch)에 대응하는 송신 드라이버(TDV) 및 수신 드라이버(RDV)를 각각 하나씩만 도시하였으나, 칩간 통신이 복수개의 유선 채널을 이용한 병렬 전송인 경우, 유선 채널(Ch)과 송신 드라이버(TDV) 및 수신 드라이버(RDV)는 각각 복수개로 구비될 수 있다. 일예로 2개의 유선 채널을 통해 데이터 신호의 병렬 전송을 수행하는 경우, 송신 칩과 수신 칩은 송신 드라이버와 수신 드라이버를 2개씩 구비할 수 있다.
여기서 데이터 전송 속도는 송신 드라이버(TDV) 또는 수신 드라이버(RDV)를 구비하여 적어도 하나의 유선 채널(Ch)을 통해 데이터를 송신 또는 수신하는 칩이 적용되는 전자 기기에 의해 미리 결정된다. 복수개의 칩을 구비하는 전자 기기에서 각각의 칩에서 데이터 전송 속도가 서로 상이하면, 데이터 전송 오류가 발생할 수 있다. 따라서 전자 기기는 설계 시에 각 칩의 데이터 전송 속도가 미리 결정되어 지정되며, 전자 기기에 구비되는 칩은 지정된 데이터 전송 속도에 따라 데이터 신호를 송신 및 수신한다. 즉 각각의 칩은 전자 기기에 적용되는 시점에 데이터 전송 속도가 미리 설정되어 저장된다. 따라서 칩은 설정된 데이터 전송 속도에 따라 송신 드라이버(TDV) 또는 수신 드라이버(RDV)의 모드를 저속 모드 또는 저속 모드 중 하나로 설정하고, 지정된 데이터 전송 속도로 송신 드라이버(TDV)로 데이터를 전달하거나, 수신 드라이버(RDV)로 전송된 데이터를 판별할 수 있다. 이때 데이터 전송 속도는 칩에서 송신 드라이버(TDV) 또는 수신 드라이버(RDV)로 전송되는 클럭 신호(CLK)의 주파수에 대응하여 결정된다.
특히 본 발명에서 이중 모드 유선 채널 송수신 드라이버는 고속 모드 및저속 모드에 무관하게 송신 드라이버(TDV) 및 수신 드라이버(RDV)의 클럭 신호(CLK)보다 2배 속도로 유선 채널(Ch)을 통해 데이터 신호를 송수신할 수 있다. 예를 들어, 송신 드라이버(TDV) 및 수신 드라이버(RDV)가 1.7GHz의 클럭 신호(CLK)에 응답하여 구동되는 경우, 유선 채널(Ch)를 통해 전송되는 신호는 3.4Gb/s의 속도로 전송될 수 있다. 따라서 송신 칩 및 수신 칩이 유선 채널(Ch)를 통해 전송되는 신호의 속도보다 느리게 동작되더라도 안정적으로 데이터를 송수신 할 수 있다.
도3 에 도시된 바와 같이 송신 드라이버(TDV)는 탭 신호 발생부(TSG), 고속 드라이버 경로 선택부(NDPS), 고속 드라이버(NDrv) 및 저속 드라이버(CDrv)를 구비한다.
탭 신호 발생부(TSG)는 다른 칩으로 전송할 데이터(D)를 인가받고, 인가된 데이터(D)를 기설정된 로직에 따라 변환하여 출력한다. 탭 신호 발생부(TSG)는 저속 모드 또는 고속 모드에 무관하게 인가된 데이터(D)를 미리 지정된 로직에 따라 변환하여, 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 및 하나의 저속 드라이버 제어 신호(inMU_C)를 생성한다. 그리고 생성된 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap)를 고속 드라이버 경로 선택부(NDPS)로 전송하고, 하나의 저속 드라이버 제어 신호(inMU_C)를 저속 드라이버(CDrv)로 전달한다.
여기서 탭 신호 발생부(TSG)는 고속 드라이버(NDrv) 및 저속 드라이버(CDrv)가 클럭 신호(CLK)의 2배 속도로 데이터를 전송할 수 있도록 하기 위해, 2비트씩 데이터(D)를 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 및 하나의 저속 드라이버 제어 신호(inMU_C)로 변환한다.
이때 탭 신호 발생부(TSG)가 하나의 저속 드라이버 제어 신호(inMU_C)를 생성하는 것은 저속으로 유선 채널(Ch)을 통해 데이터를 전송하는 저속 모드에서는 심볼간 간섭(Inter Symbol Interference : 이하 ISI)을 고려할 필요가 없기 때문이다. 그러나 탭 신호 발생부(TSG)는 고속으로 데이터를 전송하는 고속 모드에서는 ISI를 고려하여 연속으로 인가되는 데이터(D)들 사이의 ISI를 줄일 수 있도록, 데이터(D)를 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap)로 변환하여 출력한다.
고속 드라이버 경로 선택부(NDPS)는 경로 선택 신호(P_sel)에 응답하여 고속 모드에서 활성화되고, 활성화된 고속 드라이버 경로 선택부(NDPS)는 탭 신호 발생부(TSG)에서 인가되는 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap)에 대응하는 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)를 고속 드라이버(NDrv)로 출력한다. 그리고 고속 드라이버 경로 선택부(NDPS)는 저속 모드에서 비활성화되어, 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap)에 무관하게 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)를 미리 설정된 레벨로 출력한다.
저속 드라이버(CDrv)는 저속 전송 활성화 신호(enC)를 인가받아 활성화되고, 활성화된 저속 드라이버(CDrv)는 탭 신호 발생부(TSG)에서 인가되는 저속 드라이버 제어 신호(inMU_C)에 응답하여 유선 채널(Ch)로 데이터(D)에 대응하는 레벨의 데이터 신호를 전송한다. 고속 모드에서 저속 드라이버(CDrv)는 저속 전송 활성화 신호(enC)에 응답하여 비활성화되며, 비활성화 상태에서 저속 드라이버(CDrv)는 하이 임피던스 상태가 되어 고속 드라이버(NDrv)의 데이터 신호 전송에 영향을 주지 않는다.
고속 드라이버(NDrv)는 복수개의 고속 전송 활성화 신호(enM, enS)를 인가받고, 각각 복수개의 고속 전송 활성화 신호(enM, enS) 중 대응하는 고속 전송 활성화 신호에 응답하여 활성화되는 복수개의 레벨 드라이버를 구비한다. 여기서 복수개의 고속 전송 활성화 신호(enM, enS)는 복수개의 메인 활성화 신호(enM) 및 복수개의 서브 활성화 신호(enS)를 포함한다.
그리고 활성화된 레벨 드라이버 각각이 데이터(D)에 대응하고, ISI가 고려된 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)에 응답하여, 유선 채널(Ch)로 출력되는 데이터 신호의 레벨을 조절한다. 고속 드라이버(NDrv)는 복수개의 레벨 드라이버가 복수개의 고속 전송 활성화 신호(enM, enS)에 응답하여 선택적으로 활성화되고, 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)에 대응하는 신호를 출력함으로써, 유선 채널(Ch)을 통해 고속으로 전송되는 데이터 신호의 ISI를 최소화함과 동시에 수신 드라이버(RDV)와 임피던스 매칭되도록 한다.
저속 모드에서 고속 드라이버(NDrv)는 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)에 응답하여 하이 임피던스 상태가 됨으로써, 저속 드라이버(CDrv)의 데이터 신호 전송에 영향을 주지 않는다.
여기서 전송할 데이터(D)와 경로 선택 신호(P_sel), 저속 전송 활성화 신호(enC), 오프 신호(off) 및 복수개의 고속 전송 활성화 신호(enM, enS)는 칩 내부의 다른 회로(예를 들면 제어 회로)로부터 인가될 수 있다. 그리고 경로 선택 신호(P_sel)는 저속 전송 활성화 신호(enC)는 상호 반전 레벨을 갖는 신호로 구현될 수 있으며, 오프 신호(off)는 저속 전송 활성화 신호(enC)와 동일 신호로 구현될 수 있다.
한편, 수신 드라이버(RDV)는 종단부(TEM)와 듀얼 신호 판별부(DLD) 및 디먹싱부(DEMUX)를 구비한다.
종단부(TEM)는 유선 채널(Ch)과 병렬로 연결되고, 임피던스 제어 신호(ics)에 응답하여, 활성화 또는 비활성화되어 수신 드라이버(RDV)측의 임피던스를 가변한다. 도3 에 도시된 바와 같이, 종단부(TEM)는 유선 채널(Ch)과 접지 전원 사이에 직렬로 연결되는 종단 저항(RI)과 임피던스 제어 신호(ics)에 응답하여 온/오프되는 모드 스위치(SW)를 포함한다. 그리고 모드 스위치(SW)는 수신 칩의 다른 회로(예를 들면 제어 회로)로부터 고속 모드에서 활성화되는 임피던스 제어 신호(ics)를 인가받고, 임피던스 제어 신호(ics) 응답하여 종단 저항(RI)을 접지 전원과 전기적으로 연결하거나 차단한다.
모드 스위치(SW)가 오프된 저속 모드에서 종단부(TEM)는 종단 저항(RI)과 접지 전원의 연결이 차단되므로, 하이 임피던스(Hi-Z)로 동작한다. 즉 종단부(TEM)는 유선 채널(Ch)을 통해 전송되는 데이터 신호에 영향을 미치지 않는다. 그러나 모드 스위치(SW)가 온된 고속 모드에서는 종단 저항(RI)이 접지 전원 연결되므로, 종단부(TEM)는 임피던스 매칭 회로로서 동작한다. 따라서 종단부(TEM)는 ODT(On-Die Terminater)로 볼 수 있다. 여기서 종단 저항(RI)의 저항값은 일예로 일반적인 전자기기의 입출력 임피던스인 50Ω으로 설정될 수 있다.
본 발명의 종단부(TEM)는 도1 에 도시된 기존의 수신 드라이버(RDV)와 달리 저속 모드에서 종단 저항(RI)이 전원 전압 및 접지 전원과도 연결되지 않는 하이 임피던스 상태이므로 전력을 소모하지 않는다. 또한 고속 모드에서도 종단 저항(RI)이 전원 전압에 연결되지 않으므로, 유선 채널(Ch)를 통해 전송되는 신호에 대응하는 최소의 전력만을 소모한다.
듀얼 신호 판별부(DLD)는 수신 클럭 신호(Rx_CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 유선 채널(Ch)를 통해 전송된 데이터 신호의 레벨을 판정한다. 여기서 듀얼 신호 판별부(DLD)는 클럭 신호(CLK)의 2배 속도로 수신된 데이터 신호를 다시 클럭 신호(CLK)의 속도에 대응하는 데이터로 변환하기 위해, 수신 클럭 신호(Rx_CLK)의 상승 에지 및 하강 에지 각각에 응답하여 신호의 레벨을 판별한다. 듀얼 신호 판별부(DLD)는 고속 모드에서 유선 채널(Ch)을 통해 3.4Gb/s의 속도로 데이터 신호가 전송되면, 1.7GHz의 클럭 신호(CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 수신된 데이터 신호를 샘플링함으로써, 1.7Gb/s 속도의 2개의 데이터(De, Do)를 획득한다.
디먹싱부(DEMUX)는 수신 드라이버(RDV)를 통해 데이터를 인가받는 수신 칩의 속도 제약을 줄이기 위한 구성이다. 비록 듀얼 신호 판별부(DLD)가 유선 채널(Ch)를 통해 인가된 데이터 신호의 전송 속도보다 1/2 속도인 2개의 데이터(De, Do)를 획득할지라도, 수신 칩의 데이터 처리 속도가 데이터 획득 속도보다 더욱 느리게 설정된 경우가 발생할 수 있다. 이렇게 수신 칩이 데이터 처리 속도가 수신 드라이버(RDV)의 데이터 획득 속도보다 느린 경우, 수신 칩은 획득된 데이터를 정상 처리할 수 없다는 문제가 있다. 또한 칩간 통신을 수행하기 위한 유선 채널(Ch)에 비해 수신 칩 내부에서 수신 드라이버(RDV)와 다른 회로(예를 들면 제어부)와의 거리는 상대적으로 매우 가까우므로, 병렬 선로 구성이 매우 용이하다. 뿐만 아니라, 수신 칩의 데이터 처리 속도가 데이터 획득 속도와 동일하거나 더 빠른 경우에도 수신 칩의 데이터 처리 단위 및 마진을 고려하여 획득된 데이터를 병렬 처리하는 것이 바람직하다. 이에 디먹싱부(DEMUX)는 수신 클럭 신호(Rx_CLK)를 1/2로 분주하고, 분주된 클럭 신호에 응답하여, 데이터 신호의 전송 속도보다 1/2 속도로 획득된 2개의 데이터(De, Do)를 디먹싱하여 다시 1/4의 속도로 낮추어 병렬 전송함으로써, 수신 칩의 데이터 처리 신뢰성과 효율성을 높일 수 있다.
일예로서, 디먹싱부(DEMUX)는 1.7Gb/s 속도로 획득된 2개의 데이터(De, Do)를 425Mb/s 의 8개의 병렬 데이터로 변환하여 출력할 수 있다.
다만 디먹싱부(DEMUX)는 수신 칩의 데이터 처리 속도에 따라 추가되는 구성 요소로서, 생략될 수 있다. 또한 수신 드라이버(RDV)의 디먹싱부(DEMUX)에 대응하는 구성으로 송신 드라이버(TDV)에도 탭 신호 발생부(TSG) 이전단에 먹싱부(미도시)가 추가로 구비될 수 있다.
도4 는 도3 의 탭 신호 발생부의 구성을 나타낸 도면이고, 도5 및 도6 은 각각 도4 의 래치부 및 탭 신호 조합부의 일예를 상세하게 나타낸 도면이다.
도4 에 도시된 바와 같이, 탭 신호 발생부(TSG)는 래치부(LTU) 및 탭 신호 조합부(MUXU)를 구비한다. 래치부(LTU)는 데이터(D)를 인가받아 래치하여 2비트씩 래치하여 복수개의 래치 신호(Q0X, Q0Y, Q1W, Q1X, Q1Y)를 탭 신호 조합부(MUXU)로 전송한다.
도5 에서 (a)는 래치부(LTU)의 상세 구성의 일예를 나타내고, (b)는 래치부에서 출력되는 래치 신호의 타이밍 다이어그램을 나타낸다. 도5 의 (a)에 도시된 바와 같이, 래치부(LTU)는 각각 복수개의 래치(L)가 연결된 래치 릴레이로 구현되는 제1 래치부(LT1)와 제2 래치부(LT2)를 구비하고, 제1 래치부(LT1)와 제2 래치부(LT2)는 데이터(D)에서 서로 다른 데이터 비트(De, Do)를 인가받아 전달한다.
제1 래치부(LT1)은 데이터(D)에서 짝수번째 데이터 비트(De)를 인가받아 클럭 신호(CLK)의 상승 에지 또는 하강 에지에 응답하여 순차 전달하며, 제2 래치부(LT2)는 데이터(D)에서 홀수번째 데이터 비트(Do)를 인가받아 클럭 신호(CLK)의 상승 에지 또는 하강 에지에 응답하여 순차 전달한다.
여기서 제2 래치부(LT1)는 제1 래치부(LT2)보다 1개 더 많은 개수의 래치를 구비하여, 더 많은 데이터 비트를 래치하도록 구성될 수 있다. 도4 에서는 일예로 제1 래치부(LT1)가 2개의 래치(L)을 구비하는 반면, 제2 래치부(LT2)는 3개의 래치(L)를 구비하는 경우를 도시하였다.
그리고 제1 래치부(LT1)와 제2 래치부(LT2)의 복수개의 래치(L) 각각은 클럭 신호(CLK)의 상승 에지 또는 하강 에지 중 하나에 응답하여, 데이터(D)의 1비트를 인가받아 전달한다. 이때 제1 래치부(LT1)와 제2 래치부(LT2)의 복수개의 래치(L)에서 인접한 래치(L)는 서로 다른 에지에 응답하여 동작하도록 구성될 수 있다.
일예로, 도4 에 도시된 제1 래치부(LT1)에서 2개의 래치가 순차적으로 하강 에지 및 상승 에지에 응답하여 동작하는 경우, 제2 래치부(LT2)의 3개의 래치(L)는 순차적으로 클럭 신호(CLK)의 하강 에지, 상승 에지 및 하강 에지에 응답하여 동작하도록 구성된다.
도5 의 (b)에 도시된 바와 같이, 상기한 구성에 따라 제1 래치부(LT1)는 짝수번째 데이터 비트(De)를 클럭 신호(CLK)의 반주기 단위로 순차적으로 전달하여 2개 제1 래치 신호(Q0X, Q0Y)를 출력하고, 제2 래치부(LT2)는 홀수번째 데이터 비트(Do)를 클럭 신호(CLK)의 반주기 단위로 순차적으로 전달하여 3개이 제2 래치 신호(Q1W, Q1X, Q1Y)를 출력한다. 2개 제1 래치 신호(Q0X, Q0Y) 중 제11 래치 신호(Q0X)는 제12 래치 신호(QOY)보다 클럭 신호(CLK)의 반주기 앞선 신호이고, 3개 제2 래치 신호(Q1W, Q1X, Q1Y) 중 제21 래치 신호(Q1W)는 제22 래치 신호(Q1X) 및 제23 래치 신호(Q1Y)보다 각각 클럭 신호(CLK)의 반주기 및 1주기 앞선 신호이다.
일예로, 데이터(D)가 연속되는 데이터 비트(Di, 여기서 i는 0 이상의 정수)의 열로 인가되는 경우, 특정 타이밍(t)에서의 복수개의 래치 신호(Q0X, Q0Y, Q1W, Q1X, Q1Y)의 각각의 데이터 비트를 (b)에서 확인할 수 있다. (b)에서 타이밍(t)에서 제1 래치부(LT1)에서 출력되는 제11 래치 신호(Q0X)는 D0이고, 제12 래치 신호(QOY)는 D2이다. 그리고 제2 래치부(LT2)에서 출력되는 제21 래치 신호(Q1W)는 D1이고, 제22 래치 신호(Q1X)도 D1이지만, 제21 래치 신호(Q1W)보다 반주기 늦은 신호이며, 제23 래치 신호(Q1Y)는 D3이다.
래치부(LTU)가 복수개의 래치(L)를 이용하여 데이터(D)에서 현재 전송할데이터 비트(D0, D1)뿐만 아니라 다음 전송될 데이터 비트(D2, D3)까지 래치하여 전달하는 것은 상기한 바와 같이 ISI를 최소화하기 위해서이다.
비록 도시하지 않았으나, 래치부(LTU)는 데이터(D)를 인가받아, 클럭 신호(CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 짝수번째 데이터 비트(De)와 홀수번째 데이터 비트(Do)를 각각 제1 래치부(LT1)와 제2 래치부(LT2)로 구분하여 전달하는 디먹스가 추가로 구비될 수 있다.
한편 도6 에서 (a)는 탭 신호 조합부(MUXU)의 상세 구성을 나타내고, (b)는 탭 신호 조합부(MUXU)의 복수개의 먹스 각각의 회로 구성을 나타낸다.
도6 에 도시된 바와 같이, 탭 신호 조합부(MUXU)는 각각 복수개의 래치 신호(Q0X, Q0Y, Q1W, Q1X, Q1Y) 중 대응하는 2개의 래치 신호를 인가받고, 클럭 신호(CLK)의 레벨에 따라 인가된 2개의 래치 신호 중 하나의 래치 신호를 선택하여, 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 대응하는 탭 신호로 출력하는 4개의 먹스(MUX1 ~ MUX4)를 구비한다.
4개의 먹스(MUX1 ~ MUX4) 각각은 일예로서 (b)에 도시된 회로와 같이 구현될 수 있다. (b)에 도시된 바와 같이 4개의 먹스 각각(MUX1 ~ MUX4)은 클럭 신호(CLK)의 제1 레벨에 응답하여 활성화되어 2개의 입력 포트 A, B 중 입력 포트 A를 통해 인가된 신호를 반전하여 출력하는 제1 인버터와 클럭 신호(CLK)의 제2 레벨에 응답하여 활성화되어 입력 포트 B를 통해 인가된 신호를 반전하여 출력하는 제2 인버터로 구성될 수 있다. 즉 4개의 먹스(MUX1 ~ MUX4) 각각은 클럭 신호(CLK)의 반주기마다 2개의 입력 신호를 교대로 선택하여 출력할 수 있다.
4개의 먹스(MUX1 ~ MUX4) 중 제1 먹스(MUX1)는 제22 래치 신호(Q1X)와 제12 래치 신호(QOY)를 인가받아 메인 풀업 탭 신호(inMPtap)를 출력하고, 제2 먹스(MUX2)는 반전 제11 래치 신호(
Figure pat00008
)와 반전 제21 래치 신호(
Figure pat00009
)를 인가받아 메인 풀다운 탭 신호(inMNtap)를 출력하며, 제3 먹스(MUX3)는 제11 래치 신호(Q0X)와 제21 래치 신호(Q1W)를 인가받아 서브 풀업 탭 신호(inSPtap)를 출력한다. 그리고 제4 먹스(MUX4)는 반전 제22 래치 신호(
Figure pat00010
)와 반전 제12 래치 신호(
Figure pat00011
)를 인가받아 서브 풀다운 탭 신호(inSNtap)와 저속 드라이버 제어 신호(inMU_C)를 출력한다. 즉 제4 먹스(MUX4)에서 출력되는 서브 풀다운 탭 신호(inSNtap)와 저속 드라이버 제어 신호(inMU_C)는 동일한 신호로서, 고속 모드인지 저속 모드인지에 따라 구분되는 신호이다.
그리고 제1 먹스(MUX1)와 제4 먹스(MUX4)가 반전된 동일 신호를 인가받으므로, 메인 풀업 탭 신호(inMPtap)와 서브 풀다운 탭 신호(inSNtap)는 상호 반전된 신호이다. 마찬가지로 제2 먹스(MUX2)와 제3 먹스(MUX3)가 반전된 동일 신호를 인가받으므로, 메인 풀다운 탭 신호(inMNtap)와 서브 풀업 탭 신호(inSPtap)도 상호 반전된 신호이다.
또한 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 메인 풀업 탭 신호(inMPtap)와 메인 풀다운 탭 신호(inMNtap)는 현재 전송할 데이터 비트를 위한 신호이며, 서브 풀업 탭 신호(inSPtap)와 서브 풀다운 탭 신호(inSNtap)는 이전 전송된 데이터 비트의 영향을 현재 전송할 데이터 비트에 반영하기 위한 신호이다.
상기한 바와 같이, 탭 신호 조합부(MUXU)에서 출력되는 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap)는 고속 드라이버 경로 선택부(NDPS)로 전달되는 반면, 저속 드라이버 제어 신호(inMU_C)는 저속 드라이버(CDrv)로 전달된다.
도7 은 도3 의 고속 드라이버 경로 선택부의 일예를 상세하게 나타낸 도면이다.
도7 의 (a)는 고속 드라이버 경로 선택부(NDPS)의 상세 구성을 나타내며, 고속 드라이버 경로 선택부(NDPS)는 각각 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 대응하는 탭 신호를 인가받아, 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN) 중 대응하는 고속 드라이버 제어 신호를 출력하는 4개의 제어 신호 생성부(CSG1 ~ CSG4)를 포함한다.
(b)는 4개의 제어 신호 생성부(CSG1 ~ CSG4) 각각의 구성을 나타내며, (b)를 참조하면, 제어 신호 생성부(CSG1 ~ CSG4)는 경로 선택 신호(P_sel)의 제1 레벨에 응답하여 활성화되어 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 대응하는 탭 신호를 반전하여 출력하는 인버터로 구현되는 제1 탭 신호 반전부와 경로 선택 신호(P_sel)의 제2 레벨에 응답하여 제1 탭 신호 반전부의 출력을 반전하여 출력하는 제2 탭 신호 반전부 및 인버터 포함한다. 제2 탭 신호 반전부는 제1 탭 신호 반전부의 출력과 더불어 오프 신호(off)를 인가받도록 구성됨으로써, 오프 신호(off)가 활성화되면 제1 탭 신호 반전부의 출력과 무관하게 제1 레벨의 신호를 출력하도록 구성될 수 있다. 오프 신호는 고속 드라이버 경로 선택부(NDPS)에서 출력되는 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)를 모두 동일한 지정 레벨(예를 들면, 로우 레벨)으로 고정하기 위한 신호이다.
상기한 바와 같이, 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 메인 풀업 탭 신호(inMPtap)와 메인 풀다운 탭 신호(inMNtap)는 현재 전송할 데이터 비트를 위한 신호이며, 서브 풀업 탭 신호(inSPtap)와 서브 풀다운 탭 신호(inSNtap)는 이전 전송된 데이터 비트의 영향을 현재 전송할 데이터 비트에 반영하기 위한 신호이므로, 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN) 중 메인 풀업 드라이버 제어 신호(inMP)와 메인 풀다운 드라이버 제어 신호(inMN)는 현재 전송할 데이터 비트에 대응하는 신호를 유선 채널(Ch)로 인가하기 위한 신호인 반면, 서브 풀업 드라이버 제어 신호(inSP)와 서브 풀다운 드라이버 제어 신호(inSN)는 이전 유선 채널(Ch)로 전송된 데이터 비트의 영향을 상쇄하기 위한 신호이다.
도8 은 도3 의 저속 드라이버의 일예를 상세하게 나타낸 도면이다.
도8 에 도시된 바와 같이, 저속 드라이버(CDrv)는 전원 전압(VDD)와 접지 전압(VSS) 사이에 직렬로 연결되는 제1 저속 활성화 트랜지스터(TENC1), 풀업 트랜지스터(TPC)와 풀업 저항(RPC), 풀다운 저항(RNC), 풀다운 트랜지스터(TNC) 및 제2 저속 활성화 트랜지스터(TENC2)를 구비한다.
제1 및 제2 저속 활성화 트랜지스터(TENC1,TENC2)는 각각 반전된 저속 전송 활성화 신호(enbC)와 저속 전송 활성화 신호(enC)에 응답하여 턴 온되어 저속 드라이버(CDrv)가 구동되도록 한다. 그리고 풀다운 트랜지스터(TNC)와 풀다운 저항(RNC)은 저속 드라이버 제어 신호(inMU_C)의 제1 레벨(예를 들면 하이 레벨)의 에 응답하여, 유선 채널(Ch)로 전송되는 신호의 레벨을 접지 전압 레벨로 풀다운한다. 반면, 풀업 트랜지스터(TPC)와 풀업 저항(RPC)은 저속 드라이버 제어 신호(inMU_C)의 제2 레벨(예를 들면 로우 레벨) 응답하여, 유선 채널(Ch)로 전송되는 신호의 레벨을 전원 전압(VDD) 레벨로 풀업한다.
도8 에 도시된 저속 드라이버(CDrv)는 제1 및 제2 저속 활성화 트랜지스터(TENC1,TENC2)를 제외하면, 도1 에 도시된 송신 드라이버(TDV)의 구성과 동일하므로, 여기서는 상세하게 설명하지 않는다.
도9 는 도3 의 고속 드라이버의 일예를 상세하게 나타낸 도면이다.
도9 를 참조하면, 고속 드라이버(NDrv)는 복수개의 메인 드라이버(MND1 ~ MNDN)를 구비하는 메인 드라이버부(MNDrv)와 복수개의 서브 드라이버(SND1 ~ SNDN)를 구비하는 서브 드라이버부(SNDrv)를 구비한다.
복수개의 메인 드라이버(MND1 ~ MNDN) 각각은 복수개의 메인 활성화 신호(enM<1:N>) 중 대응하는 메인 활성화 신호를 인가받고, 대응하는 메인 활성화 신호에 응답하여 활성화된다. 또한 복수개의 서브 드라이버(SND1 ~ SNDN) 각각은 복수개의 서브 활성화 신호(enS<1:N>) 중 대응하는 서브 활성화 신호를 인가받고, 대응하는 서브 활성화 신호에 응답하여 활성화된다.
여기서 복수개의 메인 활성화 신호(enM<1:N>)와 복수개의 서브 활성화 신호(enS<1:N>)는 유선 채널(Ch)의 특성과 ISI를 고려하여 유선 채널(Ch)을 통해 전송될 신호의 전압 레벨을 조절하기 위한 신호로서, 프리엠퍼시스(pre-emphasis) 신호이다.
고속 드라이버(NDrv)에서 메인 드라이버부(MNDrv)는 복수개의 메인 활성화 신호(enM<1:N>)에 응답하여 활성화된 복수개의 메인 드라이버(MND1 ~ MNDN)의 개수에 따라 현재 전송할 데이터 비트(x[n])의 전압 레벨을 결정한다. 그리고 서브 드라이버부(SNDrv)는 복수개의 서브 활성화 신호(enS<1:N>)에 응답하여 활성화된 복수개의 서브 드라이버(SND1 ~ SNDN)의 개수에 따라 현재 전송할 데이터 비트(x[n])에 이전 전송된 데이터 비트(x[n-1])에 의한 영향을 반영할 수준을 전압 레벨로 결정한다.
복수개의 메인 드라이버(MND1 ~ MNDN) 각각은 고속 드라이버 경로 선택부(NDPS)로부터 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 메인 풀업 탭 신호(inMPtap)와 메인 풀다운 탭 신호(inMNtap)를 인가받고, 복수개의 서브 드라이버(SND1 ~ SNDN) 각각은 4개의 탭 신호(inMPtap, inMNtap, inSPtap, inSNtap) 중 서브 풀업 탭 신호(inSPtap)와 서브 풀다운 탭 신호(inSNtap)를 인가받는다.
복수개의 메인 드라이버(MND1 ~ MNDN) 각각은 보조 전원 전압(VDDL)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 메인 활성화 트랜지스터(TMO1), 메인 풀업 트랜지스터(TMP)와 메인 풀업 저항(RMP), 메인 풀다운 저항(RMN), 메인 풀다운 트랜지스터(TMN) 및 제2 메인 활성화 트랜지스터(TMO2)를 구비한다.
유사하게 복수개의 서브 드라이버(SND1 ~ SNDN) 각각은 보조 전원 전압(VDDL)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 서브 활성화 트랜지스터(TSO1), 서브 풀업 트랜지스터(TSP)와 서브 풀업 저항(RSP), 서브 풀다운 저항(RSN), 서브 풀다운 트랜지스터(TSN) 및 제2 서브 활성화 트랜지스터(TSO2)를 구비한다.
즉 복수개의 메인 드라이버(MND1 ~ MNDN)와 복수개의 서브 드라이버(SND1 ~ SNDN) 각각은 저속 드라이버(CDrv)와 유사한 구성을 갖는다. 그러나 본 발명에서 복수개의 메인 드라이버(MND1 ~ MNDN)와 복수개의 서브 드라이버(SND1 ~ SNDN)는 전원 전압(VDD)을 인가받아 구동되는 저속 드라이버(CDrv)와 달리 전원 전압(VDD)보다 낮은 기설정된 전압 레벨(예를 들면 2VDD/3)을 갖는 보조 전원 전압(VDDL)을 인가받아 구동되도록 구성된다.
도9 에서는 설명을 위해, 복수개의 메인 드라이버(MND1 ~ MNDN) 및 복수개의 서브 드라이버(SND1 ~ SNDN)에 구비되는 복수개의 트랜지스터(TMO1, TMP, TMN, TMO2), (TSO1, TSP, TSN, TSO2))및 복수개의 저항((RMP, RMN), (RSP, RSN)) 각각을 구분하여 표시하였으나, 복수개의 메인 드라이버(MND1 ~ MNDN)와 복수개의 서브 드라이버(SND1 ~ SNDN)는 동일한 트랜지스터와 저항으로 구비하도록 구현될 수 있다. 즉 메인 드라이버(MND1 ~ MNDN) 각각의 복수개의 트랜지스터(TMO1, TMP, TMN, TMO2)와 서브 드라이버(SND1 ~ SNDN) 각각의 복수개의 트랜지스터(TSO1, TSP, TSN, TSO2)는 동일한 트랜지스터로 구현될 수 있으며, 메인 드라이버(MND1 ~ MNDN) 각각의 복수개의 저항((RMP, RMN)과 서브 드라이버(SND1 ~ SNDN) 각각의 복수개의 저항(RSP, RSN)은 동일한 저항값을 갖는 풀 업 저항(RP) 및 풀 다운 저항(RN)으로 구현될 수 있다.
그리고 활성화 트랜지스터((TMO1, TSO1), (TMO2, TSO2)) 중 제1 활성화 트랜지스터(TMO1, TSO1)는 풀업 트랜지스터(TMP, TSP)와 동일한 업 트랜지스터(TonP)로 구현될 수 있으며, 제2 활성화 트랜지스터(TMO2, TSO1)는 풀다운 트랜지스터(TMN, TSN)와 동일한 다운 트랜지스터(TonN)로 구현될 수 있다.
턴온 된 상태에서 업 트랜지스터(TonP) 각각은 각각 소정의 저항값을 갖는 업 저항(RonP)으로 해석될 수 있으며, 다운 트랜지스터(TonN) 각각도 턴온 된 상태에서 각각 소정의 저항값을 갖는 다운 저항(RonN)으로 해석될 수 있다.
일예로 복수개의 메인 활성화 신호(enM<1:N>)에 응답하여 복수개의 메인 드라이버(MND1 ~ MNDN) 중 m개의 메인 드라이버가 활성화되고, 복수개의 서브 활성화 신호(enS<1:N>)에 응답하여 복수개의 서브 드라이버(SND1 ~ SNDN) 중 s개의 서브 드라이버가 활성화되며, 수신 드라이버(RDrv)의 종단부(TEM)가 활성화되어 50Ω으로 설정된 종단부(TEM)의 종단 저항(RI)이 임피던스 매칭을 수행하는 것으로 가정할 때, 이전 전송된 데이터 비트(x[n-1])와 현재 전송할 데이터 비트(x[n])의 각 조합 집합{x[n-1] x[n]} = {0 1}, {1 1}, {0 0}, {1 0}이면, 고속 드라이버(NDrv)는 현재 전송할 데이터 비트(x[n])의 프리엠퍼시스된 전압 레벨을 {
Figure pat00012
,
Figure pat00013
,
Figure pat00014
, 0}으로 4가지 전압 레벨로 구분하여 출력한다. 즉 현재 전송할 데이터 비트(x[n])에 이전 전송된 데이터 비트(x[n-1])에 의한 영향을 반영하여 유선 채널(Ch)로 전송할 신호의 전압 레벨을 조절한다.
이때 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)는 고속 드라이버(NDrv)가 수신 드라이버(RDV)의 종단 저항(RI)과 50Ω임피던스 매칭을 수행할 수 있도록, 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)의 합이 균등하게 지속적으로 유지되어야 한다. 일예로 메인 드라이버(MND1 ~ MNDN)의 개수와 서브 드라이버(SND1 ~ SNDN)의 개수가 각각 15개인 경우, 15개의 메인 활성화 신호(enM<1:15>)와 15개의 서브 활성화 신호(enS<1:15>) 중 활성화된 메인 활성화 신호의 개수(m)과 활성화된 메인 활성화 신호의 개수(s)의 합은 15로 설정될 수 있다.
즉 복수개의 메인 활성화 신호(enM<1:N>) 중 활성화되는 메인 활성화 신호의 개수(m)와 복수개의 서브 활성화 신호(enS<1:N>) 중 활성화되는 서브 활성화 신호의 개수(s)는 유선 채널(Ch)의 특성과 전송 속도에 의한 ISI를 고려하여, 현재 현재 전송할 데이터 비트(x[n])에 이전 전송된 데이터 비트(x[n-1])에 의한 영향을 반영할 수준의 비에 따라 결정되며, 병렬 연결된 활성화된 메인 드라이버와 활성화된 서브 드라이버의 총 저항값(고속 드라이버의 저항값)이 종단 저항(RI)과 50Ω임피던스 매칭되어야 한다.
도10 는 고속 드라이버와 저속 드라이버 각각에서 유선 채널로 출력되는 신호의 파형의 일예를 나타낸다.
도10 에서 (a)는 고속 드라이버(NDrv)에서 출력되는 신호 파형의 일예를 나타내며, (b)는 저속 드라이버(CDrv)에서 출력되는 신호 파형의 일예를 나타낸다.
(a)에 나타난 바와 같이, 고속 드라이버(NDrv)는 이전 전송된 데이터 비트(x[n-1])에 의한 ISI를 고려하여, 현재 전송할 데이터 비트(x[n])를 프리엠퍼시스함으로써 현재 전송할 데이터 비트(x[n])를 4개의 레벨로 구분하여 출력한다. (a)에서 도시되지 않은 이전 데이터 비트(x[n-1])가 0인 것으로 가정하여, 출력되는 데이터 비트(x[n])는 순차적으로 0, 1, 1, 1, 0, 0, 0, 1, 0, 1, 1, 0, 0, 0 1, 1, 1)임을 알 수 있다.
(a)에 도시된 바와 같이, 고속 드라이버(NDrv)는 ISI를 사전에 반영할 뿐만 아니라, 종단 저항(RI)과 50Ω임피던스 매칭되고, 수신 드라이버(RDV)로부터의 반사에 의한 신호 손실을 최소화 할 수 있다. 뿐만 아니라, 고속 드라이버(NDrv)가 전원 전압(VDD)보다 낮은 기설정된 전압 레벨(예를 들면 2VDD/3)을 갖는 보조 전원 전압(VDDL)에 의해 구동되므로, 고속 드라이버(NDrv)를 통해 흐르는 전류가 2/3이 됨으로써, 고속 드라이버(NDrv)의 전체 소비 전력은 기존의 4/9배까지 감소시킬 수 있다.
반면 (b)에 도시된 저속 드라이버(CDrv)는 ISI를 고려할 필요가 없으므로,이전 전송된 데이터 비트(x[n-1])에 무관하게 현재 전송되는 데이터 비트(x[n])의 값에 따라, 접지 전압 레벨인 0V 또는 전원 전압 레벨인 VDD 레벨의 신호를 유선 채널(Ch)로 전달한다.
도11 은 도3 의 수신 드라이버에서 듀얼 신호 판별부를 상세하게 설명하기 위한 도면이다.
도11 에서 (a)는 듀얼 신호 판별부(DLD)의 구성을 나타낸 도면이고, (b)는 (a)의 듀얼 신호 판별부(DLD)에서 신호 판별부(LD)의 일 구현 예를 나타내며, (c)는 유선 채널(Ch)를 통해 인가된 신호에 대한 듀얼 신호 판별부(DLD)의 출력 데이터의 타이밍 다이어 그램을 나타낸다.
(a)에 도시된 바와 같이, 듀얼 신호 판별부(DLD)는 수신 클럭 신호(Rx_CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 유선 채널(Ch)를 통해 전송된 수신 신호(In)의 레벨을 판정하는 2개의 레벨 판별부(LD1, LD2)를 구비한다. 제1 레벨 판별부(LD1)는 수신 클럭 신호(Rx_CLK)의 상승 에지에 응답하여, 수신 신호(In)의 레벨을 기설정된 기준 전압(Ref)와 비교함으로써 판정하고, 판정 결과인 제1 수신 데이터(Dout1)를 디먹싱부(DEMUX)로 출력한다. 반면, 제2 레벨 판별부(LD2)는 수신 클럭 신호(Rx_CLK)의 하강 에지에 응답하여, 수신 신호(In)의 레벨을 판정하고, 판정 결과인 제2 수신 데이터(Dout2)를 디먹싱부(DEMUX)로 출력한다
2개의 레벨 판별부(LD1, LD2)가 수신 클럭 신호(Rx_CLK)의 상승 에지 또는 하강 에지 중 서로 다른 에지 각각에 응답하여 수신 신호(In)의 레벨을 판정하므로, 수신 드라이버(DRV)는 수신 클럭 신호(Rx_CLK)보다 2배 빠른 속도로 수신 신호(In)가 전송되더라도 수신 신호(In)를 정확하게 판정하여, 수신 데이터(Dout)를 획득할 수 있다.
그리고 (c)는 2개의 레벨 판별부(LD1, LD2) 중 수신 클럭 신호(Rx_CLK)에 응답하여 동작하는 제1 레벨 판별부(LD1)의 회로 구성을 나타낸다. (c)에 도시된 바와 같이, 제1 레벨 판별부(LD1)는 클럭 신호(Clk)의 상승 에지 응답하여 활성화되어 수신 신호(In)와 기준 전압(Ref)을 비교하는 비교기와 비교기의 비교 결과를 래치하는 RS 래치로 구현될 수 있다. 제2 레벨 판별부(LD2)는 (c)에 도시된 회로와 동일 회로 구성을 갖지만, 클럭 신호(Clk) 대신 반전된 클럭 신호를 인가받도록 구성될 수 있다.
칩간 통신에서 송신 드라이버(TDV)와 수신 드라이버(RDV)는 동일한 클럭 속도로 구동되는 것이 바람직하며, 데이터를 송수신하는 칩은 송신 드라이버와 수신 드라이버를 모두 구비해야 한다. 비록 상기에서는 설명의 편의를 위하여 송신 클럭 신호(CLK)와 수신 클럭 신호(Rx_CLK)를 구분하여 표시하였으나, 수신 클럭 신호(Rx_CLK)는 클럭 신호(CLK)와 동일한 신호일 수 있다.
도12 및 도13 은 2개의 유선 채널을 통해 데이터를 송수신하는 본 발명의 이중 모드 유선 채널 송수신 드라이버가 송신하는 신호 파형의 아이 다이어그램을 나타낸다.
도12 는 NRZ 형식의 데이터를 고속 모드로 3.4 Gb/s의 속도로 전송하는 경우의 아이 다이어그램(eye-diagram)을 나타내고, 도13은 저속 모드로 500 Mb/s 속도로 전송하는 경우의 아이 다이어그램(eye-diagram)을 나타낸다.
도12 에서는 고속 모드로 데이터를 전송하므로, 고속 드라이버(NDrv)가 구동된다. 도12 에서 (a)는 고속 드라이버(NDrv)가 데이터를 프리엠퍼시스하지 않고 전송하는 경우를 나타내고, (b)는 프리엠퍼시스하여 전송하는 경우를 나타낸다.
여기서 테스트는 FR4 기판에 15.75 인치의 유선 채널(Ch)에서 수행되었으며, 유선채널(Ch)과 패드 기생 캐패시턴스 및 본딩 와이어(Bonding wire)에 의한 전체 신호 손실은 부호간 간섭이 없는 전달 속도인 나이키스트 속도(Nyquist rate)에서 -10dB인것으로 추정하였다. 이러한 조건에서 프리앰퍼시스 탭 가중치인 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)는 각각 12개 및 3개로 설정되었다.
(a)와 (b)를 비교하면, 프리엠퍼시스를 수행하는 경우에 2개 유선 채널(Ch)에서 평균 아이 다이어그램이 수직 방향으로 33.4mV/270.0mV에서60.2mV/199.6mV로 17.8% 개선되었으며, 수평 방향으로 150.8ps/294.1ps에서 208.2ps/294.1ps으로 19.5 % 개선되었음을 확인할 수 있다. 이때 고속 드라이버(NDrv)는 3.4Gb/s 데이터 전송 속도에서 2.9mA의 저전류를 소비한다.
도12 에서 (c)는 고속 드라이버(NDrv)에서 메인 드라이버의 활성화 개수(m)와 서브 드라이버의 활성화 개수(s)를 다양하게 가변하는 경우에 유선 채널(Ch)로 전송되는 신호의 아이 다이어그램을 나타낸다. (c)에서는 수신 드라이버(CDV)를 배제하고 실험한 결과이므로, 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)는 각각 15개 및 0개로 설정된 좌측 상단의 아이 다이어그램이 가장 선명한 파형을 나타내는 반면, 메인 드라이버의 활성화 개수(m)가 줄어들고 서브 드라이버의 활성화 개수(s)가 증가할수록 파형이 왜곡됨을 알 수 있다.
도13 에서는 저속 모드로 데이터를 전송하므로, 저속 드라이버(CDrv)가 구동된다. 저속 드라이버(CDrv)는 프리엠퍼시스를 수행하지 않으므로, 채널별로 단일의 아이 다이어그램으로 표시되었으며, 500Mb/s 데이터 전송 속도에서 0.06mA의 전류를 소비한다.
도14 는 본 발명의 이중 모드 유선 채널 송수신 드라이버의 실제 구현 레이아웃의 일예를 나타낸다.
도14 에서도 도12 및 13 과 같이 2개의 유선 채널(Ch1, Ch2)을 통해 데이터를 송수신하는 이중 모드 유선 채널 송수신 드라이버의 레이아웃을 나타내며, 2개의 유선 채널(Ch1, Ch2) 각각에서 송신 및 수신이 가능하도록 구성되었다.
도14를 참조하면, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 2개의 유선 채널(Ch1, Ch2)를 통해 송수신을 수행할 수 있도록 구성됨에도 45nm CMOS 공정으로 설계 시, 대략 0.022mm2의 작은 면적에 구현될 수 있으며, 고속 모드에서 0.6V의 보조 전원 전압(VDDL)을 이용하여 채널당 0 1.7mW의 저전력을 소비하며, 저속 모드에서는 0.9V의 전원 전압(VDD)을 이용하여 채널당 0.05mW의 저전력을 소비한다.
표1 은 기존의 송수신 드라이버에 비해 본 발명의 이중 모드 유선 채널 송수신 드라이버의 전력 소비 및 데이터 전송 속도를 비교한 결과를 나타낸다.
Figure pat00015
표1 에 나타난 바와 같이, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 2중 모드를 지원하여 전력 소비를 크게 줄일 수 있을 뿐만 아니라, 저속 전송 및 고속 전송을 모두 지원할 수 있으며, 차동 신호가 아닌 단일 신호를 전송할 수 있으므로, 유선 채널(Ch)의 개수를 줄일 수 있다.
본 발명에 따른 방법은 컴퓨터에서 실행 시키기 위한 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다. 여기서 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스 될 수 있는 임의의 가용 매체일 수 있고, 또한 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함하며, ROM(판독 전용 메모리), RAM(랜덤 액세스 메모리), CD(컴팩트 디스크)-ROM, DVD(디지털 비디오 디스크)-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (15)

  1. 각각 단일 선로로 구성된 적어도 하나의 유선 채널;
    전송할 데이터의 복수개의 데이터 비트를 인가받고, 상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 기설정된 방식으로 조합하여 4개의 탭 신호를 생성하고, 저속 모드에서 상기 4개의 탭 신호 중 미리 지정된 하나의 탭 신호에 응답하여 전원 전압 레벨과 접지 전압 레벨의 2개의 신호 레벨을 갖는 저속 송신 신호를 생성하고, 고속 모드에서는 상기 4개의 탭 신호와 기설정된 복수개의 활성화 신호에 응답하여 상기 전원 전압 레벨보다 낮은 보조 전압 레벨과 상기 접지 전압 레벨 사이에서 4개의 신호 레벨로 프리엠퍼시스되는 고속 송신 신호를 생성하여, 상기 저속 송신 신호 또는 상기 고속 송신 신호 중 하나를 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널을 통해 클럭 신호의 2배 속도로 전송하는 적어도 하나의 송신 드라이버; 및
    상기 고속 모드에서 종단 저항을 활성화하여 임피던스 매칭을 수행하고, 상기 저속 모드에서는 상기 종단 저항을 비활성화하여 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널로 전송되는 수신 신호를 수신하고, 상기 수신 신호의 신호 레벨을 판별하여 상기 데이터를 복원하는 적어도 하나의 수신 드라이버; 를 포함하는 이중 모드 유선 채널 송수신 드라이버.
  2. 제1 항에 있어서, 상기 적어도 하나의 송신 드라이버 각각은
    상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 짝수번째 데이터 비트와 홀수번째 데이터 비트로 구분하여 순차적으로 래치하고, 상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여 순차적으로 래치된 복수개의 상기 짝수번째 데이터 비트와 복수개의 상기 홀수번째 데이터 비트 중 미리 지정된 4개의 비트를 선택하여, 상기 4개의 탭 신호를 출력하는 탭 신호 발생부;
    상기 보조 전압과 상기 접지 전압을 인가받아 구동되고, 상기 고속 모드에서 상기 복수개의 활성화 신호에 응답하여 상기 4개 신호 레벨을 결정하며, 상기 4개의 탭 신호에 대응하는 4개의 고속 드라이버 제어 신호에 응답하여 상기 4개 신호 레벨 중 하나의 신호 레벨로 상기 고속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 고속 드라이버; 및
    상기 고속 모드에서 활성화되어, 상기 4개의 탭 신호 중 기지정된 탭 신호에 응답하여 상기 2개 신호 레벨 중 하나의 신호 레벨로 상기 저속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 저속 드라이버; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  3. 제2 항에 있어서, 상기 탭 신호 발생부는
    상기 짝수번째 데이터 비트 중 연속된 기설정된 개수의 짝수번째 데이터 비트를 래치하여 복수개의 제1 래치 신호를 획득하고, 상기 홀수번째 데이터 비트 중 연속된 기설정된 개수의 홀수번째 데이터 비트를 래치하여 복수개의 제2 래치 신호를 획득하는 래치부; 및
    획득된 상기 복수개의 제1 래치 신호 및 상기 복수개의 제2 래치 신호 각각에서 기지정된 4개의 래치 신호와 상기 4개의 래치 신호가 반전된 4개의 반전 래치 신호를 인가받고, 상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여, 상기 4개의 래치 신호와 상기 4개의 반전 래치 신호 중 4개를 선택하여, 상기 4개의 탭 신호로 출력하는 탭 신호 조합부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  4. 제3 항에 있어서, 상기 래치부는
    상기 복수개의 데이터 비트 중 상기 짝수번째 데이터 비트를 인가받는 직렬 연결된 2개의 래치를 구비하여, 상기 짝수번째 데이터 비트의 우선 래치된 순서로 제11 및 제12 래치 신호를 획득하는 제1 래치부; 및
    상기 복수개의 데이터 비트 중 상기 홀수번째 데이터 비트를 인가받는 직렬 연결된 3개의 래치를 구비하여, 상기 홀수번째 데이터 비트의 우선 래치된 순서로 제21 내지 제23 래치 신호를 획득하는 제2 래치부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  5. 제4 항에 있어서, 상기 탭 신호 조합부는
    상기 제22 래치 신호와 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀업 탭 신호를 출력하는 제1 먹스;
    반전된 상기 제11 래치 신호와 반전된 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀다운 탭 신호를 출력하는 제2 먹스;
    상기 제11 래치 신호와 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀업 탭 신호를 출력하는 제3 먹스; 및
    반전된 상기 제22 래치 신호와 반전된 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀다운 탭 신호를 출력하는 제4 먹스; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  6. 제5 항에 있어서, 상기 송신 드라이버는
    상기 고속 모드에서 활성화되어 인가되는 경로 선택 신호에 응답하여 활성화되어, 각각 상기 4개의 탭 신호 중 대응하는 탭 신호를 인가받아 반전하여, 상기 4개의 고속 드라이버 제어 신호 중 대응하는 고속 드라이버 제어 신호를 출력하는 4개의 제어 신호 생성부를 구비하는 고속 드라이버 경로 선택부; 를 더 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  7. 제6 항에 있어서, 상기 고속 드라이버는
    상기 복수개의 활성화 신호 중 복수개의 메인 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 메인 풀업 탭 신호와 상기 메인 풀다운 탭 신호에 대응하는 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 1차로 조절하는 메인 드라이버부; 및
    상기 복수개의 활성화 신호 중 복수개의 서브 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 서브 풀업 탭 신호와 상기 서브 풀다운 탭 신호에 대응하는 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 2차로 조절하는 서브 드라이버부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  8. 제7 항에 있어서, 상기 메인 드라이버부는
    상기 보조 전원 전압과 상기 접지 전압을 인가받아 구동되며, 각각 상기 복수개의 메인 활성화 신호 중 대응하는 메인 활성화 신호에 응답하여 활성화되어, 상기 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 서로 병렬로 인가하는 복수개의 메인 드라이버; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  9. 제8 항에 있어서, 상기 서브 드라이버부는
    상기 보조 전원 전압과 상기 접지 전압을 인가받아 구동되며, 각각 상기 복수개의 서브 활성화 신호 중 대응하는 서브 활성화 신호에 응답하여 활성화되어, 상기 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 상기 복수개의 메인 드라이버와 함께 서로 병렬로 인가하는 복수개의 서브 드라이버; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  10. 제9 항에 있어서, 상기 고속 드라이버는
    상기 복수개의 메인 드라이버와 상기 복수개의 서브 드라이버 각각을 동일하게 N개로 구비하고, 상기 복수개의 메인 활성화 신호에 응답하여 활성화되는 상기 메인 드라이버의 개수와 상기 복수개의 서브 활성화 신호에 응답하여 활성화되는 상기 서브 드라이버의 개수의 합이 상기 N개로 유지되어, 상기 종단 저항과 임피던스 매칭 되는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  11. 제9 항에 있어서, 상기 저속 드라이버는
    상기 전원 전압과 상기 접지 전압을 인가받아 구동되고, 상기 저속 모드에서 활성화되어 인가되는 저속 전송 활성 신호에 응답하여 활성화되며, 저속 드라이버 제어 신호로서 인가되는 상기 서브 풀다운 탭 신호에 응답하여, 상기 대응하는 유선 채널로 상기 저속 송신 신호를 전송하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  12. 제11 항에 있어서, 상기 고속 드라이버는 상기 저속 모드에서 하이 임피던스(Hi-Z) 상태를 유지하고, 상기 저속 드라이버는 상기 고속 모드에서 상기 하이 임피던스(Hi-Z) 상태를 유지하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  13. 제11 항에 있어서, 상기 적어도 하나의 수신 드라이버 각각은
    상기 대응하는 유선 채널과 상기 접지 전압 사이에 상기 종단 저항과 직렬로 연결되고 고속 모드에 턴온되는 모드 스위치를 포함하는 종단부;
    상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여, 상기 대응하는 유선 채널을 통해 인가된 수신 신호의 신호 레벨을 판별하여 출력하는 듀얼 신호 판별부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  14. 제13 항에 있어서, 상기 듀얼 신호 판별부는
    상기 클럭 신호의 상승 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제1 수신 데이터를 출력하는 제1 레벨 판별부; 및
    상기 클럭 신호의 하강 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제2 수신 데이터를 출력하는 제2 레벨 판별부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
  15. 제14 항에 있어서, 상기 적어도 하나의 수신 드라이버 각각은
    상기 클럭 신호를 1/2로 분주하고, 분주된 상기 클럭 신호에 응답하여, 상기 제1 수신 데이터 및 상기 제2 수신 데이터를 디먹싱하여 병렬 전송하는 디먹싱부; 를 더 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.
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