TWI470401B - 用於時序恢復之設備，系統，及方法 - Google Patents

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Description

用於時序恢復之設備，系統，及方法
本發明的實施例主要有關於處理器的領域。詳言之，本發明的實施例有關於用於時序恢復之設備、系統、及方法以處理處理器中的資料信號。
在典型的輸入-輸出(I/O)收發器中，處理器的接收器處理接收到的信號以確定接收到的信號中所含之資料。這種處理需要藉由至少兩個相位內插器(PI)來判定接收到的信號之資料和邊緣取樣，每一個相位內插器(PI)產生一對時脈信號。PI的輸出為具有四個相位的正交時脈信號。四個相位的兩個用來取樣接收到的資料信號，而正交時脈信號之四個相位的其餘兩個用來取樣接收到的資料信號之邊緣。本文中「邊緣」一詞係指資料信號從邏輯低或邏輯高信號位準分別變遷到邏輯高或邏輯低信號位準時之時間點。正交時脈信號的四個相位間的延遲上之任何不匹配會導致資料取樣相位的有效偏移，造成接收器之位元錯誤率(BER)的增加及抖動容許度的減少。
第2圖中顯示一個典型的接收器200。接收器200從傳送器(例如，第1圖的103)接收輸入信號rxp及rxn。在藉由任選的等化器等化過後由取樣器取樣接收到的信號rxp及rxn。取樣器從時脈分配網路接收四個相控的正交時脈信號，亦即，iclk、iclkb、qclk、及qclkb，該時脈分配 網路從兩個PI分配正交時脈信號至取樣器。取樣器的輸出為資料及邊緣取樣(d0、d1、e0、及e1)，其接著被時脈及資料恢復(CDR)電路用來產生兩組碼(pidac1及pidac2)以命令該兩個PI調整至正交時脈信號之延遲。在CDR電路中，調整正交時脈信號的延遲，使得iclk信號在資料信號眼的中間取樣資料信號，且qclk信號在資料信號的變遷點取樣資料信號之邊緣。由透過一時脈分配網路接收時脈信號作為輸入之該兩個PI產生四個相控的正交時脈信號。輸入時脈信號cki、ckib、ckq、及ckqb(其被輸入至該兩個PI)與四個相控的輸出正交時脈信號iclk、iclkb、qclk、及qclkb之間的時序不匹配，導致資料取樣相位的偏移，因此增加BER並減少接收器的抖動容許度。
可能由用來實行該兩個PI之裝置中的系統性或隨機程序變異造成輸入與輸出時脈信號之間的這種時序不匹配-即使該兩個PI有相同的設計仍會造成電氣性能(例如，延遲，上升/下降時間等等)的不匹配。除了在兩個PI中之不匹配外，也可能由時脈分配網路中該四個相控正交時脈信號iclk、iclkb、qclk、及qclkb之間的路由延遲不匹配而造成輸入(cki、ckib、ckq、及ckqb)與輸出(iclk、iclkb、qclk、及qclkb)時脈信號之間的這種時序不匹配。該四個相控正交時脈信號iclk、iclkb、qclk、及qclkb之間的這種不匹配係處理器中的接收器之性能(由BER、時序邊限、抖動容許度等等所測量之性能)限制。
本發明的實施例有關於透過簡化的接收器架構在處理器中時序恢復之設備、系統、及方法，該簡化的接收器架構與第2圖的接收器架構相比，消耗較少電路消耗且具有較低的位元錯誤率(BER)及較高的抖動容許度。
在一實施例中，使用單一相位內插器(PI)來取代第2圖的兩個相位內插器(PI)。在一實施例中，該PI操作成產生時脈信號的兩個相位來取代第2圖的四個相控的正交時脈信號。在本文中所述的實施例中，排除時脈信號的兩個相位間的不匹配來源，因為沒有額外的時脈信號可相匹配。輸入時脈信號(至PI的輸入)的任何不匹配不會導致PI之輸出時脈信號的不匹配，但影響PI輸出之相位步階的線性度。
在一實施例中，在取樣資料信號前使用積分器。在這一種實施例中，積分器允許接收器施加單一時脈邊緣來取樣接收到的資料信號之資料與邊緣取樣兩者。取樣資料信號之資料與邊緣取樣的單一取樣時脈邊緣排除有關於參考第2圖所討論之時脈不匹配的問題。因此，簡化接收器設計，造成時脈信號之兩相位的不匹配之最小來源，並因此具較高的抖動容許度及較低的BER。在一實施例中，與需要兩個PI及提供至少兩個控制信號至該兩個PI之一複雜的時脈資料恢復(CDR)的第2圖之接收器架構相比，使用單一PI來產生時脈信號導致較少電力消耗以及簡化的 CDR電路。
在下列說明中，討論各種細節以提供本發明之實施例的更詳盡之解釋。然而，對熟悉此技術人士而言明顯地可在無這些特定細節下實行本發明之實施例。在其他例子中，以區塊圖形式而非細節來顯示眾所週知的結構及裝置，以避免混淆本發明之實施例。
注意到在實施例的相應圖中，以線條代表信號。某些線條可能較粗以表示更多構成信號路徑，及/或在一或更多端具有箭頭以表示主要資訊流向。這種表示非意圖為作為限制。更確切地，連同一或更多示範實施例使用線條來促進電路或邏輯單元之更容易的理解。被設計需求或偏好所主宰之任何被表示的信號可實際上包含一或更多個信號，其可在任一方向中行進並可以任何適合的信號方案類型(例如，差動對、單端等等)加以實現。
第1圖繪示根據本發明之一實施例的具有含有時控電路105之接收器104的高階系統100。在一實施例中，系統100包含處理器101，其經由通訊鏈結106通訊式耦合到處理器102。在一實施例中，通訊鏈結106為在母板(未圖示)上之導電跡線。在另一實施例中，通訊鏈結106為與通用序列匯流排(USB)接介之撓性導電電纜。在一實施例中，傳送器103及接收器104(也稱為接收單元)為以USB為基之傳送器及接收器單元。在一實施例中，以USB為基之傳送器及接收器為以USB3為基之傳送器及接收器。在其他實施例中，傳送器103及接收器104相應 於其他I/O標準，比如序列先進技術附接(SATA)、周邊組件互連快速(PCI-E)等等。
在一實施例中，通訊鏈結106為無線傳輸媒體，如第6圖的無線天線678所示。在一實施例中，無線傳輸媒體耦合到一或更多無線私域網路(WPAN)、無線局部區域網路(WLAN)、及無線廣域網路(WWAN)。
參照回第1圖，在一實施例中，處理器101及102分別為一微處理器及一相應的晶片組處理器。在一實施例中，處理器101及102皆為微處理器(CPU)。在一實施例中，處理器102耦合到記憶體(第6圖的記憶體630、660、及662)。在一實施例中，該記憶體為動態隨機存取記憶體(DRAM)。在一實施例中，該記憶體為靜態隨機存取記憶體(SRAM)。參照回第1圖，雖處理器102顯示成具有接收器104且處理器101顯示成具有傳送器103，在一實施例中，處理器101及102皆有傳送器及接收器於相同的晶粒上以在一或更多個通訊鏈結上發送並接收資料。
在一實施例中，接收器104包括邏輯單元105，其操作成處理接收到的信號107，使得邏輯單元105有增加的抖動容許度及減少的BER。在一實施例中，接收器104在其時控邏輯單元105中使用單一PI來產生取樣時脈以取樣接收到的信號107之資料和邊緣取樣。在一實施例中，相同的取樣時脈信號變遷用來取樣接收到的信號107之資料和邊緣取樣兩者。參照第3至6圖討論時控邏輯單元 105之細節。來自接收器104的輸出信號108由處理器102用於進一步處理(未圖示)。
第3A圖為根據本發明之一實施例的具有單一相位內插器及與第2圖的接收器架構相比為簡化之時脈信號分配網路的接收器300(與第1圖的接收器104相同)之一部分。在一實施例中，接收器300包含等化器301以等化從傳送器，例如第1圖的傳送器103，所接收到的輸入信號。在一實施例中，等化器301為線性等化器，比如連續時間線性等化器(CTLE)。在一實施例中，等化器301可操作成接收差動輸入信號rxp及rxn並輸出單端經等化信號309。在其他實施例中，接收器300可操作成從傳送器(例如，第1圖的傳送器103)接收單端信號而不改變本發明之實施例的本質。
在一實施例中，接收器300包含單一PI 302，其可操作成透過由時脈緩衝器311表示之時脈樹接收輸入時脈信號cki、ckib、ckq、及ckqb，來產生兩個時脈信號iclk 312及iclkb 313。在一實施例中，輸入時脈信號cki、ckib、ckq、及ckqb為正交時脈信號。在一實施例中，PI 302可操作成僅從該正交輸入時脈信號產生iclk 312及其相反信號iclkb 313。輸入時脈信號cki及ckib，如同ckq及ckqb，為彼此之相反者，亦即，cki為ckib的相反且ckq為ckqb的相反，其中時脈信號cki及ckq為彼此互相呈90度之相位位移。在一實施例中，由鎖相迴路(PLL)產生輸入時脈信號cki、ckib、ckq、及ckqb，並未在此顯 示鎖相迴路以不混淆本發明之實施例。
在一實施例中，PI 302可操作成從時脈資料恢復(CDR)單元310接收控制/更新信號314。在一實施例中，CDR 310命令PI 302相較於時脈信號cki及/或ckq延遲或修改其之輸出信號iclk 312，使資料信號309可被取樣器305a-b及306a-b恰當取樣。
「恰當取樣」一詞，參照第4A圖，係指瞬時取樣資料信號309以產生資料信號309的邊緣取樣，同時在於資料信號的一相位(從資料變遷點開始的相位)上積分資料信號之後取樣資料信號以產生資料信號的資料取樣。在第4B圖中所示的替代實施例中，「恰當取樣」一詞係指取樣在資料信號的眼中間中的資料信號以產生資料信號的資料取樣，同時取樣經積分的資料信號，這係在從資料信號的中間開始之資料信號的相位上積分，來產生資料信號309的邊緣取樣。
參照回第3A圖，在一實施例中，在被取樣器305a-b取樣前，在資料信號309的一相位之一段時期上積分資料信號309。在一實施例中，由積分器303a(也稱為第一積分器)積分資料信號309的第一半部(亦即，資料信號309的第一相位)。在一實施例中，由積分器303b(也稱為第二積分器)積分資料信號309的第二半部(亦即，資料信號309的第二相位)。在一實施例中，分別由取樣器305a(也稱為第一取樣器)及取樣器305b(也稱為第三取樣器)取樣積分器303a及303b的輸出307a及307b來產 生資料取樣d0 307c及d1 307d。
在一實施例中，由取樣器306a(也稱為第二取樣器)瞬時取樣資料信號309的第一邊緣308a來產生取樣信號e0 308c，其中資料信號309的第一邊緣相應於資料信號309的第一半部的邊緣。在一實施例中，由取樣器306b(也稱為第四取樣器)瞬時取樣資料信號309的第二邊緣308b來產生取樣信號c1 308d，其中資料信號309的第二邊緣e1 308d相應於資料信號309的第二半部的邊緣。在一實施例中，在取樣資料信號309的第一和第二邊緣之前，使用匹配積分器304a(也稱為第一電路)及304b(也稱為第二電路)，其中匹配積分器304a及304b可操作成分別匹配積分器303a及303b的延遲並允許取樣器306a及306b瞬時取樣資料信號309。
「匹配延遲」一詞在本文中係指調整電路(例如，匹配積分器304a)的延遲，使得那個電路的延遲實質上等於另一個電路(例如，積分器303a)的延遲。「實質上等於」一詞在本文中係指兩個量(例如，以皮秒為單位的延遲)在彼此的10%之內。
在一實施例中，將取樣器305a、305b、306a、及306b實現為正反器。在另一實施例中，將取樣器305a、305b、306a、及306b實現為取樣並保持電路。在其他實施例，其他種類的取樣器可用來取樣在資料及邊緣信號點的資料信號而不改變本發明之實施例的本質。
在本文中所討論的實施例中，藉由時脈信號iclk 312 的相同變遷邊緣來履行取樣器305a及306a的資料和邊緣取樣。同樣地，藉由時脈信號iclk 312的相反，亦即，時脈信號iclkb 313的相同變遷邊緣來履行取樣器305b及306b的資料和邊緣取樣。藉由在時脈信號之相同變遷上履行資料和邊緣取樣，無需有如同在第2圖的情況中般的一額外的PI來產生四個相控正交時脈信號。在這一種實施例中，BER減少同時接收器300的抖動容許度增加，因為在時脈信號iclk 312及iclkb 313之間的不匹配來源減少。在上述實施例中，一個PI的排除也減少接收器300之電力消耗及矽面積。
在一實施例中，與第2圖的CDR單元相比，CDR單元310為簡化，因為CDR單元310可操作成僅產生一個控制(更新)信號314來分別基於資料及邊緣取樣307c-d及308c-d調整或更新時脈信號iclk 312及iclkb 313的相位。「調整」或「更新」一詞在本文中係指有效改變或修改相較於輸入時脈信號cki及ckq之時脈信號iclk 312及iclkb 313的延遲。
第3B圖為根據本發明之一實施例的用於第1圖及第3A圖的接收器中之一積分器303a及一相應的匹配電路304a的電晶體級電路330。匹配電路304a的一個目的在於最小化(減少)積分器303a中之晶粒上程序變異的影響。在一實施例中，在取樣資料信號309的第一及第二邊緣之前使用匹配積分器304a，其中匹配積分器304a可操作成匹配積分器303a的延遲。第3B圖的積分器303a當 iclk 312在邏輯低位準時履行積分輸入資料信號309之程序，其中在iclk 312的上升邊緣由取樣器305a取樣積分器303a的輸出。
雖第3B圖的積分器303a為差動輸入積分器，可以單端輸入積分器取代，可操作成輸出差動或單端積分信號，而不改變本發明之實施例的本質。同樣地，可以NMOS輸入為基的積分器取代第3B圖之PMOS輸入為基的積分器303a而不改變本發明之實施例的本質。
在一實施例中，匹配積分器304a可操作成在iclkb 313的上升邊緣取樣輸入資料信號309，其為iclk 312的下降邊緣。在一實施例中，由一或更多個電晶體332取樣資料信號309來產生經取樣信號331。在一實施例中，當iclk 312在邏輯低位準時，積分經取樣信號331，其中由取樣器306a取樣積分器304a的輸出。因為經取樣信號331的極性與經積分信號308a的極性相同，匹配積分器304a的效果為允許取樣器306a瞬時取樣資料信號309以透過取樣器306a產生邊緣取樣e0 308c。在一實施例中，匹配積分器304a藉由具有與積分器303a的電路拓撲相同的電路拓撲而匹配積分器303a的延遲及特性。
第4A圖為根據本發明之一實施例的第3A圖之接收器300的時序圖400。y軸代表電壓而x軸代表時間。資料信號309之陰影區代表被積分器303a所積分之資料信號309的第一相位。在一實施例中，資料信號309的第一相位等於時脈信號iclk 312之一低或高相位的持續時間。 時脈信號iclk 312在iclk 312的上升邊緣(由ak 所示)取樣資料信號309來產生資料取樣307c。時脈信號iclk 312的相同上升邊緣取樣無經積分的資料信號309(由ek 所示)來產生邊緣取樣308c。
iclkb 313的上升邊緣(其為iclk 312的下降邊緣)用來取樣資料信號309之經積分的第二相位(由ak+1 所示)以產生資料取樣307d。iclkb 313的相同上升邊緣用來取樣資料信號(由ek+1 所示)以產生邊緣取樣308d。在一實施例中，資料信號309的第二相位等於時脈信號iclkb 313之相反地一低或高相位的持續時間。雖以透過iclk 312及iclkb 313的上升邊緣取樣資料信號309來說明本發明的實施例，其他取樣替代例對閱讀過上述說明的熟悉此技術人士而言為顯而易知。例如，iclk 312的上升邊緣及iclk 312的下降邊緣可用來產生信號307c-d及308c-d。
第5圖為根據本發明之一實施例的從第1圖的接收到的信號107產生資料及時脈信號的方法流程圖500。參照第1圖、第3A圖、及第4A圖討論方法500。在區塊501，透過相位內插器302產生時脈信號iclk 312及iclkb 313。在區塊502，第一積分器303a在時脈信號iclk 312的一相位之持續時間上積分資料信號309的第一部分。在區塊503，透過時脈信號iclk 312取樣資料信號309的經積分第一部分d0 307c。在區塊504，藉由匹配積分器304a匹配第一積分器303a的延遲來產生資料信號309的第一邊緣取樣308a。在區塊505，透過時脈信號iclk 312取樣資 料信號309之第一邊緣取樣e0 308c。在區塊506，基於資料信號309之經經取樣的第一積分部分307c及經取樣的第一邊緣取樣308c更新相位內插器302，其中透過時脈信號iclk 312的相同變遷邊緣履行資料信號309之第一經積分部分307c及第一邊緣取樣308c之取樣。在一實施例中，藉由執行儲存在儲存媒體(例如，快閃驅動器)上的電腦可執行指令來實現第5圖之方法。
第6圖繪示根據本發明之一實施例的具有第1圖及第3A圖的接收器104之系統級圖。在一實施例中，系統600包括，但不限於，桌上型電腦、膝上型電腦、上網本、平板電腦、筆記型電腦、個人數位助理(PDA)、伺服器、工作站、蜂巢式電話、行動計算裝置、智慧型電話、網際網路用具、或任何其他類型的計算裝置。在另一實施例中，系統600實現本文中所揭露的方法並可為系統晶片(SOC)系統。
在一實施例中，處理器610具有一或更多個處理核心612及612N，其中612N代表在處理器610內之第N個處理器核心，其N為正整數。在一實施例中，系統600包括多個處理器，包括610及605，其中處理器605具有與處理器610之邏輯類似或相同的邏輯。在一實施例中，處理核心612包括，但不限於，提取指令之預取邏輯、解碼指令之解碼邏輯、執行指令的執行邏輯、及之類。在一實施例中，處理器610具有快取記憶體616以快取系統600的指令及/或資料。在一實施例中，該快取儲存指令以執行 第5圖之方法。在本發明的另一實施例中，快取記憶體616包括一階、二階、及三階快取記憶體，或在處理器610內之任何其他組態的快取記憶體。
在一實施例中，處理器610包括記憶體控制匯流排(MCH)614，其可操作成履行使處理器610得以存取記憶體630並與其通訊之功能，該記憶體630包括依電性記憶體632及/或非依電性記憶體634。在一實施例中，處理器610包括第1圖及第3A圖的接收器104。在一實施例中，處理器610使用第1圖的接收器104來與記憶體630及晶片組620通訊。在一實施例中，處理器610亦耦合到無線天線678以與組態成傳送及/或接收無線信號的任何裝置通訊。
在一實施例中，依電性記憶體632包括，但不限於，同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)、及/或任何其他類型的隨機存取記憶體裝置。非依電性記憶體634包括，但不限於，快閃記憶體、相變記憶體(PCM)、唯讀記憶體(ROM)、可電性抹除可編程唯讀記憶體(EEPROM)、及/或任何其他類型的非依電性記憶體裝置。
記憶體630儲存將由處理器610執行的資訊及指令。在一實施例中，當處理器610正在執行指令時，記憶體630還可儲存臨時變數或其他中間資訊。在一實施例中，晶片組620經由點對點(PtP或P-P)介面617及622與 處理器610連接。在一實施例中，晶片組620使處理器610得以連接至系統600的其他模組。在本發明之實施例中，介面617及622根據PtP通訊協定操作，比如Intel® QuickPath Interconnect(QPI)或之類。
在一實施例中，處理器610包括第1圖及第3A圖的接收器104。在一實施例中，晶片組620使用第1圖及第3A圖的接收器104與處理器610及605N、顯示裝置640、及其他裝置672、676、674、660、662、664、666、677等等通訊。在一實施例中，晶片組620還耦合至無線天線678以與組態成傳送及/或接收無線信號的任何裝置通訊。
在一實施例中，晶片組620經由介面626連接至顯示裝置640。在一實施例中，顯示裝置640包括，但不限於，液晶顯示器(LCD)、電漿反應器、陰極射線管(CRT)顯示器、或任何其他形式的視覺顯示裝置。在本發明的一實施例中，處理器610及晶片組620合併到單一SOC中。另外，晶片組620連接至一或更多個匯流排650及655，其互連各種模組674、660、662、664、及666。在一實施例中，若匯流排速度或通訊協定有不匹配的話，匯流排650及655可經由匯流排橋接器672互連在一起。在一實施例中，晶片組620經由介面624及/或104與非依電性記憶體660、大量儲存裝置662、鍵盤/滑鼠664、及網路介面666、智慧型電視676、消費者電子裝置677耦合，但不限於這些。
在一實施例中，大量儲存裝置662包括，但不限於， 固態驅動機、硬碟驅動機、通用序列匯流排快閃記憶體驅動機、或任何其他形式的電腦資料儲存媒體。在一實施例中，由任何類型的眾所皆知的網路介面標準來實現網路介面666，包括但不限於，乙太網路介面、通用序列匯流排(USB)介面、周邊組件互連(PCI)快速介面、無線介面、及/或任何其他適當類型的介面。在一實施例中，無線介面根據，但不限於，IEEE 802.11標準及其相關系列、Home Plug AV(HPAV)、Ultra Wide Band(UWB)、藍芽、WiMax、或任何其他形式的通訊通訊協定操作。
雖第6圖中所示的模組描繪成在系統600內之分開的區塊，可將由這些區塊的一些所履行之功能整合在單一半導體電路中或可使用兩或更多個分開的積體電路加以實現。例如，雖快取記憶體616描繪成在處理器610之一分開的區塊，快取記憶體616可併入處理核心612之中。在一實施例中，系統600在本發明之另一實施例中可包括超過一個的處理器/處理核心。
在說明書中對於「實施例(an embodiment)」、「一實施例(one embodiment)」、「一些實施例」、或「其他實施例」的參照意指連同該些實施例所述的特定特徵、結構、或特性係包括在本發明之至少一些實施例中，但非一定在全部的實施例中。各處中「實施例」、「一實施例」、或「一些實施例」的出現並非一定皆參照相同的實施例。若說明書指出例如「可能(may，might)」、或「可(can，could)」包括一組件、特徵、結構、特性，則 不需包括那個特定的組件、特徵、結構、特性。若說明書或申請專利範圍提及「一」元件，並不意指僅有該元件之一個。若說明書或申請專利範圍提及「一額外」元件，則不排除有該額外元件之超過一個。
雖已經連同本發明的特性實施例說明本發明，對閱讀過前述說明的此技術中具有通常知識者而言許多替代、修改、及變異將為顯而易見。例如，在一實施例中，第3B圖的積分器及相應之匹配電路可實現成單端電路，其可操作成接收差動或單端輸入並可操作成產生單端輸出。在一實施例中，第3B圖的積分器及相應之匹配電路可實現成NMOS差動輸入為基的積分器及相應的匹配電路來取代第3B圖的PMOS為基的實現。
第4B圖為根據本發明之一實施例的一替代接收器的時序圖410。在這一種替代實施例中，第3A圖之經恢復的時脈信號iclk 312及iclkb 313對準至資料信號309的眼之中間以瞬時取樣資料信號309來產生經取樣的信號d0 307c及d1 307d。在一實施例中，第3A圖之積分器303a及303b與第3A圖之匹配電路304a及304b對換。在這一種實施例，第3A圖之相同經恢復的時脈信號iclk 312及iclkb 313藉由取樣積分器303a及303b(其之前為匹配電路304a及304b)的經積分輸出而用來取樣資料信號309之邊緣。如同第4A圖，導致第4B圖的時序圖410之實施例，相同的時脈變遷邊緣用來取樣資料信號309的資料及邊緣兩者。
本發明之實施例意圖涵蓋落入所附之申請專利範圍的廣泛範疇內之所有這種替代、修改、及變異。
100‧‧‧系統
101‧‧‧處理器
102‧‧‧處理器
103‧‧‧傳送器
104‧‧‧接收器
105‧‧‧時控電路
106‧‧‧通訊鏈結
107‧‧‧接收到的信號
108‧‧‧輸出信號
200‧‧‧接收器
300‧‧‧接收器
301‧‧‧等化器
302‧‧‧相位內插器
303a‧‧‧積分器
303b‧‧‧積分器
304a‧‧‧匹配積分器
304b‧‧‧匹配積分器
305a‧‧‧取樣器
305b‧‧‧取樣器
306a‧‧‧取樣器
306b‧‧‧取樣器
307a‧‧‧輸出
307b‧‧‧輸出
307c‧‧‧資料取樣
307d‧‧‧資料取樣
308a‧‧‧第一邊緣
308b‧‧‧第二邊緣
308c‧‧‧取樣信號
308d‧‧‧取樣信號
309‧‧‧單端經等化信號
310‧‧‧時脈資料恢復單元
311‧‧‧時脈緩衝器
312‧‧‧時脈信號
313‧‧‧時脈信號
314‧‧‧控制/更新信號
330‧‧‧電晶體級電路
331‧‧‧經取樣信號
332‧‧‧電晶體
410‧‧‧時序圖
600‧‧‧系統
605‧‧‧處理器
610‧‧‧處理器
612‧‧‧處理核心
612N‧‧‧處理核心
616‧‧‧快取記憶體
617‧‧‧點對點介面
620‧‧‧晶片組
622‧‧‧點對點介面
624‧‧‧介面
626‧‧‧介面
630‧‧‧記憶體
632‧‧‧依電性記憶體
634‧‧‧非依電性記憶體
640‧‧‧顯示裝置
650‧‧‧匯流排
655‧‧‧匯流排
660‧‧‧非依電性記憶體
662‧‧‧大量儲存裝置
664‧‧‧鍵盤/滑鼠
666‧‧‧網路介面
672‧‧‧匯流排橋接器
676‧‧‧智慧型電視
677‧‧‧消費者電子產品
678‧‧‧無線天線
將從詳細說明並從本發明的各種實施例之附圖更詳盡了解本發明之實施例，然而，詳細說明及附圖不應詮釋為限制本發明至特定實施例，而僅作為說明及理解用。
第1圖繪示根據本發明之一實施例的具有含有時控電路之接收器的高階系統。
第2圖為具有兩或更多個相位內插器及一複雜之時脈信號分配的傳統時脈資料恢復電路。
第3A圖為根據本發明之一實施例的具有單一相位內插器及一簡化之時脈信號分配網路的接收器。
第3B圖為根據本發明之一實施例的用於第1圖及第3A圖的接收器中之一積分器及一相應的匹配電路的實現。
第4A圖為根據本發明之一實施例的第3A圖之接收器的時序圖。
第4B圖為根據本發明之一實施例的一替代接收器設計的時序圖。
第5圖為根據本發明之一實施例的恢復接收器中之資料的方法流程圖。
第6圖為根據本發明之一實施例的具有執行第5圖之方法的指令且具有第1圖及第3A圖的接收器之系統級圖 。
300‧‧‧接收器
301‧‧‧等化器
302‧‧‧相位內插器
303a‧‧‧積分器
303b‧‧‧積分器
304a‧‧‧匹配積分器
304b‧‧‧匹配積分器
305a‧‧‧取樣器
305b‧‧‧取樣器
306a‧‧‧取樣器
306b‧‧‧取樣器
307a‧‧‧輸出
307b‧‧‧輸出
307c‧‧‧資料取樣
307d‧‧‧資料取樣
308a‧‧‧第一邊緣
308b‧‧‧第二邊緣
308c‧‧‧取樣信號
308d‧‧‧取樣信號
309‧‧‧單端經等化信號
310‧‧‧時脈資料恢復單元
311‧‧‧時脈緩衝器
312‧‧‧時脈信號
313‧‧‧時脈信號
314‧‧‧控制/更新信號

Claims (20)

  1. 一種用於時序恢復之設備，包含；產生時脈信號之相位內插器；在該時脈信號的一相位之持續時間上積分資料信號的第一部分之第一積分器；透過該時脈信號取樣該第一經積分部分的第一取樣器；儲存該資料信號的第一邊緣取樣之第一電路；透過該時脈信號取樣該已儲存的第一邊緣取樣的第二取樣器；及至少基於該資料信號之該經取樣的第一經積分部分及該經取樣的已儲存的第一邊緣取樣來更新該相位內插器之時脈資料恢復單元。
  2. 如申請專利範圍第1項所述之設備，其中該相位內插器為單一相位內插器且進一步可操作成產生該時脈信號的相反。
  3. 如申請專利範圍第1項所述之設備，其中該第一及第二取樣器可操作成透過該時脈信號的一相同變遷邊緣來取樣該資料信號之該第一經積分部分及該已儲存的第一邊緣取樣。
  4. 如申請專利範圍第1項所述之設備，其中該時脈信號的該相位的該持續時間等於該時脈信號的一高或低相位的持續時間。
  5. 如申請專利範圍第2項所述之設備，進一步包含： 在該時脈信號的該相反之一相位之持續時間上積分該資料信號的第二部分之第二積分器；透過該時脈信號之該相反取樣該第二經積分部分的第三取樣器；儲存該資料信號的第二邊緣取樣之第二電路；及透過該時脈信號之該相反取樣該已儲存的第二邊緣取樣的第四取樣器，其中該時脈資料恢復單元可進一步操作成基於該資料信號之該經取樣的第二經積分部分及該經取樣的已儲存的第二邊緣取樣來更新該相位內插器。
  6. 如申請專利範圍第5項所述之設備，其中該時脈信號的該相反之該相位的該持續時間等於該時脈信號的該相反之一高或低相位的持續時間。
  7. 如申請專利範圍第5項所述之設備，其中該些第一及第二電路可操作成分別匹配該第一及第二積分器的延遲。
  8. 如申請專利範圍第5項所述之設備，其中該些第三及第四取樣器可操作成透過該時脈信號的該相反之一相同變遷邊緣來取樣該資料信號之該第二經積分部分及該已儲存的第二邊緣取樣。
  9. 如申請專利範圍第5項所述之設備，其中該時脈資料恢復單元可操作成透過由該時脈資料恢復單元所產生之更新信號更新該相位內插器，且其中該更新信號代表該資料信號之該些經取樣的第一及第二經積分部分及該資料信 號之該些經取樣的第一及第二邊緣取樣之間的時序關係。
  10. 如申請專利範圍第9項所述之設備，其中該相位內插器可操作成接收該更新信號並修改該時脈信號及該時脈信號的該相反之延遲。
  11. 如申請專利範圍第1項所述之設備，其中該相位內插器可操作成接收正交時脈信號並僅輸出該時脈信號及該時脈信號的相反，且其中從該些正交時脈信號產生該時脈信號及該時脈信號的相反。
  12. 一種用於時序恢復之系統，包含：記憶體；及耦合到記憶體之處理器，包含接收器以接收傳輸媒體上之信號並從該接收到的信號產生資料信號，該接收器包含：產生時脈信號之相位內插器；在該時脈信號的一相位之持續時間上積分該資料信號的第一部分之第一積分器；透過該時脈信號取樣該第一經積分部分的第一取樣器；儲存該資料信號的第一邊緣取樣之第一電路；透過該時脈信號取樣該已儲存的第一邊緣取樣的第二取樣器；及至少基於該資料信號之該經取樣的第一經積分部分及該經取樣的已儲存的第一邊緣取樣來更新該相位內插器之時脈資料恢復單元。
  13. 如申請專利範圍第12項所述之系統，其中該相位內插器為單一相位內插器且進一步可操作成產生該時脈信號的相反。
  14. 如申請專利範圍第12項所述之系統，其中該第一及第二取樣器可操作成透過該時脈信號的一相同變遷邊緣來取樣該資料信號之該第一經積分部分及該已儲存的第一邊緣取樣。
  15. 如申請專利範圍第12項所述之系統，其中該時脈信號的該相位的該持續時間等於該時脈信號的一高或低相位的持續時間。
  16. 如申請專利範圍第13項所述之系統，進一步包含：在該時脈信號的該相反之一相位之持續時間上積分該資料信號的第二部分之第二積分器；透過該時脈信號之該相反取樣該第二經積分部分的第三取樣器；儲存該資料信號的第二邊緣取樣之第二電路；及透過該時脈信號之該相反取樣該已儲存的第二邊緣取樣的第四取樣器，其中該時脈資料恢復單元可進一步操作成基於該資料信號之該經取樣的第二經積分部分及該經取樣的已儲存的第二邊緣取樣來更新該相位內插器。
  17. 如申請專利範圍第16項所述之系統，其中該第一及第二電路可操作成分別匹配該些第一及第二積分器的延 遲。
  18. 如申請專利範圍第16項所述之系統，其中該些第三及第四取樣器可操作成透過該時脈信號的該相反之一相同變遷邊緣來取樣該資料信號之該第二經積分部分及該已儲存的第二邊緣取樣。
  19. 一種用於時序恢復之方法，包含：透過相位內插器產生時脈信號；透過第一積分器在該時脈信號的一相位之持續時間上積分該資料信號的第一部分；透過該時脈信號取樣該資料信號的該第一經積分部分；匹配該第一積分器之延遲以產生該資料信號的第一邊緣取樣；透過該時脈信號取樣該資料信號的該第一邊緣取樣；及至少基於該資料信號之該經取樣的第一經積分部分及該經取樣的第一邊緣取樣來更新該相位內插器。
  20. 如申請專利範圍第19項所述之方法，其中該相位內插器為單一相位內插器，且其中透過該時脈信號的一相同變遷邊緣來履行該資料信號之該第一經積分部分及該第一邊緣取樣之取樣。
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