JP5478950B2 - 半導体装置及びデータ処理システム - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本発明の代表的な実施の形態に係る半導体装置は、クロック信号(CK3)に同期してシリアル信号を受信するシリアル受信回路を備える。前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号(CLK(1)〜CLK(N))に同期して前記シリアル信号(SRLS)をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第1モード(初期位相検出モード)と、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モード(位相追跡モード)と、を有する。
項1の半導体装置において、前記第2モードによる判別動作のサイクルは前記第1モードによる判別動作のサイクルよりも長い。長周期ジッタによる位相変動は一旦判別された最適位相が精々隣のサンプル位相に変動する程度であるから、2モードによる判別動作のサイクルが長くてもビットエラーの虞はなく、更なる低消費電力に資することができる。
項2の半導体装置において、前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する。
項3の半導体装置において、前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコア(SCORE(n))を計算し、判別対象の自分自身の積分値に対して大きな第1の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みをもって評価する。重みを用いた評価により上記判別に精度を高くすることが容易である。
項4の半導体装置において、前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンを用いて前記第1モードによる判別を行い、前記フレームの先頭に配置されたフレームデリミタパターンを検出することによって、前記第2モードによる判別を行う。これにより、フレームデリミタパターンを含めてフレーム全体に対してエラーなくデータ受信することができる。これに対応できる同期パターンの形式は項2より一切限定されない。
項5の半導体装置において、前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部(52)と、前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部(56)と、前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択するする選択部(53)と、前記同期パターンの検出に応答して前記判別部を前記第1モードで動作させ、前記フレームデリミタパターンの検出に応答して、前記判別部を前記第2モードで動作させる制御部(57)と、を有する。
項6の半導体装置において、前記判別部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する。
項7の半導体装置において、前記判別部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第1の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みをもって評価する。
本発明の別の実施の形態に係る半導体装置は、クロック信号に同期してシリアル信号を受信するシリアル受信回路を備え、前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択する選択部と、前記シリアル信号の入力検出に応答して前記判別部を前記第1モードで動作させ、前記シリアル信号に含まれる所定パターンの検出に応答して、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モードで動作させる制御部と、を有する。
項10の半導体装置において、前記判別部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する。
項11の半導体装置において、前記判別部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第1の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みをもって評価する。
項13の半導体装置において、前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンの検出に応答して前記判別部を前記第1モードで動作させ、前記フレームの先頭に配置されたフレームデリミタパターンの検出に応答して前記判別部を前記第2モードで動作させ、
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい。
本発明の更に別に実施の形態に係るデータ処理システムは、相互に一方から他方に伝送されたシリアル信号をクロック信号に同期して受信する一対の半導体装置を備える。前記夫々の半導体装置は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第1モードと、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モードとを有する。
項15のデータ処理システムにおいて、前記夫々の半導体装置は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する。
項16のデータ処理システムにおいて、前記夫々の半導体装置は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第1の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みをもって評価する。
図2には本発明の一実施の形態に係る半導体装置が例示される。同図に示される半導体装置1は、特に制限されないが、公知の相補型MOS集積回路製造技術などによって単結晶シリコンのような1個の半導体基板に形成される。この半導体装置1は、例えばプロセッサ機能と共にディジタル信号処理機能等を備え、他の半導体装置と差動シリアルによる高速インタフェース機能が搭載された、システム・オン・チップのベースバンドICとして構成される。
N=4(L=3)の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=1となる。
N=6(L=5)の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=4、a(4)=2、a(5)=1となる。
N=8(L=7)の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=4、a(4)=8、a(5)=4、a(6)=2、a(7)=1となる。
N=4(L=3)の時のSCORE(n)の演算結果を下記に示す。ただしn+l-2=0は4、n+l-2=5は1と置き換える。
SCORE(1) = SUM(4)*a(1) + SUM(1)*a(2) + SUM(2)*a(3) = 7
SCORE(2) = SUM(1)*a(1) + SUM(2)*a(2) + SUM(3)*a(3) = 3
SCORE(3) = SUM(2)*a(1) + SUM(3)*a(2) + SUM(4)*a(3) = 1
SCORE(4) = SUM(3)*a(1) + SUM(4)*a(2) + SUM(1)*a(3) = 5
上記結果において例えばSCORE(1)は、サンプリングクロックCLK(1)によるサンプルデータの安定性を評価した値であり、当該サンプリングクロックCLK(1)によるサンプルデータの安定度を示す加算値SUM(1)にはa(2)という大きな重みを乗算し、その両隣のサンプリングクロックCLK(2)とCLK(4)によるサンプルデータの安定度を示す加算値SUM(2)、SUM(4)にはa(1)、a(3)という小さな重みを乗算して、得られた値になる。上記の結果を見ると、最小値となるのはSCORE(3)である。これは、過去5回分のサンプリングの結果、位相番号n=3が最もシリアルデータの変化点から遠いエッジを持つオーバーサンプリングクロックであることを示している。最適な位相選択信号としてn=3を得る。
5…プロセッサコア
3…MODEM
4…DSP
2…シリアル受信回路
CK1、CK2…システム用のクロック信号
11…システム用のPLL回路
CK3…シリアルインタフェース用のクロック信号
10…シリアルインタフェース用のPLL回路
50…多相クロック生成部
SRLS…シリアル信号
CLK(1)〜CLK(N)…サンプリングクロック信号
51…クロック遮断部
CE(1)〜CE(N) クロックイネーブル信号
60〜62…論理積ゲート
52…オーバーサンプリング部
70〜72…フリップフロップ
SMPLDAT(1)〜SMPLDAT(N)…サンプルデータ
MUXDAT…選択データ
58…バースト検出部
80…バースト検知通知
81…バースト終了通知
55…フレーム先頭検出部
85…フレーム先頭検出通知
57…ステートマシン
REN…受信インタフェースイネーブル信号
82…初期位相検出通知
56…選択信号生成部
83…位相追跡通知
84…位相選択信号
90…入力レジスタ
91…比較回路
92…シフトレジスタ回路
93…加算回路
94…位相選択演算部
SUM(1)〜SUM(4)…加算値
100…初期位相決定論理
101…位相追跡論理
INIT_PHASE…初期位相決定論理101が導出した最適位相
TRACK_PHASE…位相追跡論理101が導出した最適位相
103…デコーダ
105…タイミング生成部
111…ベースバンドIC
112…アナログフロントエンドIC
120,121…シリアル受信回路(SRLIF_RX)
160…ベースバンドIC
150…アナログフロントエンドIC
Claims (18)
- クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第1モードと、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モードとを有し、
前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、自身のサンプリング位相に対応する積分値と近くに隣り合うサンプリング位相に対応する積分値とを重み付け加算した結果がより小さくされたサンプリング位相を、前記最適位相であると判別する、半導体装置。 - 前記第2モードによる判別動作のサイクルは前記第1モードによる判別動作のサイクルよりも長い、請求項1記載の半導体装置。
- 前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、
前記スコアは、判別対象の自分自身の積分値に対して第1の重みを付け、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みを付けた重み付け加算を行った結果であり、
前記シリアル受信回路は、前記スコアが最小となるサンプリング位相を、前記最適位相であると判別する、請求項1記載の半導体装置。 - 前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンを用いて前記第1モードによる判別を行い、前記フレームの先頭に配置されたフレームデリミタパターンを検出することによって、前記第2モードによる判別を行う、請求項3記載の半導体装置。
- 前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、
前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、
前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択するする選択部と、
前記同期パターンの検出に応答して前記判別部を前記第1モードで動作させ、前記フレームデリミタパターンの検出に応答して、前記判別部を前記第2モードで動作させる制御部と、を有する請求項4記載の半導体装置。 - 前記判別部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、自身のサンプリング位相に対応する積分値と近くに隣り合う位相のサンプリングクロック信号に対応する積分値とを重み付け加算した結果がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する、請求項5記載の半導体装置。
- 前記判別部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、
前記スコアは、判別対象の自分自身の積分値に対して第1の重みを付け、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みを付けた重み付け加算を行った結果であり、
前記シリアル受信回路は、前記スコアが最小となるサンプリング位相を、前記最適位相であると判別する、請求項6記載の半導体装置。 - 前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい、請求項7記載の半導体装置。
- クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、
前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、
前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択する選択部と、
前記シリアル信号の入力検出に応答して前記判別部を前記第1モードで動作させ、前記シリアル信号に含まれる所定パターンの検出に応答して、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モードで動作させる制御部と、を有し、
前記判別部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、自身のサンプリング位相に対応する積分値と近くに隣り合う位相のサンプリングクロック信号に対応する積分値とを重み付け加算した結果がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する、半導体装置。 - 前記判別部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、
前記スコアは、判別対象の自分自身の積分値に対して第1の重みを付け、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みを付けた重み付け加算を行った結果であり、
前記シリアル受信回路は、前記スコアが最小となるサンプリング位相を、前記最適位相であると判別する、請求項9記載の半導体装置。 - 前記第2モードによる判別動作のサイクルは前記第1モードによる判別動作のサイクルよりも長い、請求項10記載の半導体装置。
- 前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンの検出に応答して前記判別部を前記第1モードで動作させ、前記フレームの先頭に配置されたフレームデリミタパターンの検出に応答して前記判別部を前記第2モードで動作させ、
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい、請求項11記載の半導体装置。 - 相互に一方から他方に伝送されたシリアル信号をクロック信号に同期して受信する一対の半導体装置を備え、
前記夫々の半導体装置は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第1モードと、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モードとを有し、
前記夫々の半導体装置は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、自身のサンプリング位相に対応する積分値と近くに隣り合うサンプリング位相に対応する積分値とを重み付け加算した結果がより小さくされたサンプリング位相を、前記最適位相であると判別する、データ処理システム。 - 前記夫々の半導体装置は、判別すべき夫々のサンプリング位相に対してスコアを計算し、
前記スコアは、判別対象の自分自身の積分値に対して第1の重みを付け、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第1の重みよりも小さな重みを付けた重み付け加算を行った結果であり、
前記シリアル受信回路は、前記スコアが最小となるサンプリング位相を、前記最適位相であると判別する、請求項13記載のデータ処理システム。 - 前記第2モードによる判別動作のサイクルは前記第1モードによる判別動作のサイクルよりも長い、請求項14記載のデータ処理システム。
- 一の前記半導体装置はベースバンドプロセッサ部を含み、他の前記半導体装置はアナログフロントエンド部を含む、請求項15記載のデータ処理システム。
- 一の前記半導体装置はベースバンドプロセッサ部を含み、他の前記半導体装置はアプリケーションプロセッサ部を含む、請求項16記載のデータ処理システム。
- クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第1モードと、前記第1モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第2モードとを有し、
前記シリアル受信回路は、前記第2モードにおいて、第1のサンプリング位相と、前記第1のサンプリング位相の前後に隣接するサンプリング位相とを含む複数のサンプリング位相の中から前記最適位相を判別するための判別処理を繰り返し実行し、
前記判別処理として、前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、自身のサンプリング位相に対応する積分値と近くに隣り合うサンプリング位相に対応する積分値とを重み付け加算した結果がより小さくされたサンプリング位相を、前記最適位相であると判別し、
前記第2モードにおいて最初に実行される前記判別処理では、前記第1モードで前記最適位相と判別されたサンプリング位相が前記第1のサンプリング位相として選択され、二回目以降に実行される前記判別処理では、直前に実行された前記判別処理において前記最適位相と判別されたサンプリング位相が前記第1のサンプリング位相として選択される、半導体装置。
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