KR101268746B1 - 클록 클린업 위상 고정 루프 (ｐｌｌ) - Google Patents
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Abstract
수신기의 성능을 개선시킬 수도 있고 스퍼를 감소시킬 수도 있는 클록 클린업 위상 고정 루프 (PLL) 가 기재되어 있다. 하나의 예시적인 설계에서, 집적 회로는 PLL 및 아날로그-디지털 변환기 (ADC) 를 포함한다. PLL 은 분수 분주비로 생성되고 급격한 주파수 점프로 인한 스퍼를 갖는 제 1 클록 신호를 수신한다. 제 1 클록 신호는 집적 회로 외부의 분수-N 주파수 합성기에 의해 생성될 수도 있다. PLL 은 정수 분주비를 갖고 감소된 스퍼를 갖는 제 2 클록 신호를 생성한다. ADC 는 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화하고 디지털 샘플을 제공한다. 집적 회로는 제 1 클록 신호를 클린업하기 위한 PLL 의 사용으로 인한 집적 회로의 기판을 통해 커플링된 더 적은 스퍼를 관찰할 수도 있는 저잡음 증폭기 (LNA) 를 더 포함할 수도 있다.
Description
Ⅰ. 35 U.S.C.§119하의 우선권 주장
본 특허 출원은 본 출원의 양수인에게 양도되고, 참조로 여기에 명백하게 포함되는 2008년 10월 8일 출원된 "IN-BAND SPUR REDUCTION FOR SENSITIVE RECEIVER" 라는 명칭의 가출원 번호 61/103,893 호에 대한 우선권을 주장한다.
배경
Ⅰ. 분야
본 개시물은 일반적으로 전자기술에 관한 것으로, 더욱 구체적으로는 클린 클록 신호를 생성하기 위한 회로에 관한 것이다.
Ⅱ. 배경
통상적으로, 셀룰러 전화와 같은 무선 디바이스가 하나 이상의 수신기를 포함한다. 각 수신기는 입력 무선 주파수 (RF) 를 수신할 수도 있고, 입력 RF 신호를 프로세스 (예를 들어, 증폭, 하향변환, 및 필터링) 할 수도 있으며, 아날로그 기저대역 신호를 제공할 수도 있다. 수신기(들)는 하나 이상의 아날로그-디지털 변환기 (ADC) 와 같은 다른 회로를 포함할 수도 있는 RF 집적 회로 (RFIC) 상에서 구현될 수도 있다. ADC 가 RFIC 외부의 집적 회로 (IC) 로부터 클록 신호를 수신할 수도 있고, 관련된 수신기로부터의 아날로그 기저대역 신호를 클록 신호로 디지털화할 수도 있으며, 디지털 샘플을 외부 IC 에 제공할 수도 있다. 클록 신호는 바람직하지 못한 스펙트럼 성분과 같은 바람직하지 못한 스퍼 (spur) 를 포함할 수도 있다. 스퍼는 RFIC 상의 수신기(들)의 성능을 저하시킬 수도 있다.
도 1 은 스퍼의 커플링을 갖는 무선 통신 디바이스를 도시한다.
도 2 는 스퍼의 커플링을 완화시키기 위한 정수-N 위상 고정 루프 (PLL) 를 갖는 무선 통신 디바이스를 도시한다.
도 3 은 정수-N PLL 의 블록도를 도시한다.
도 4 는 정수-N PLL 내의 위상-주파수 검출기, 차지 펌프, 및 루프 필터의 개략도를 도시한다.
도 5 는 전압-제어 오실레이터 (VCO) 의 개략도를 도시한다.
도 6 은 스퍼의 커플링을 완화시키기 위해 정수-N PLL 을 갖는 다른 무선 통신 디바이스를 도시한다.
도 7a 및 도 7b 는 분수-N 주파수 합성기로부터의 제 1 클록 신호 및 정수-N PLL 으로부터의 제 2 클록 신호의 타이밍도를 도시한다.
도 8a 및 도 8b 는 제 1 및 제 2 클록 신호의 스펙트럼 플롯을 도시한다.
도 9 는 수신기를 동작시키는 프로세스를 도시한다.
도 2 는 스퍼의 커플링을 완화시키기 위한 정수-N 위상 고정 루프 (PLL) 를 갖는 무선 통신 디바이스를 도시한다.
도 3 은 정수-N PLL 의 블록도를 도시한다.
도 4 는 정수-N PLL 내의 위상-주파수 검출기, 차지 펌프, 및 루프 필터의 개략도를 도시한다.
도 5 는 전압-제어 오실레이터 (VCO) 의 개략도를 도시한다.
도 6 은 스퍼의 커플링을 완화시키기 위해 정수-N PLL 을 갖는 다른 무선 통신 디바이스를 도시한다.
도 7a 및 도 7b 는 분수-N 주파수 합성기로부터의 제 1 클록 신호 및 정수-N PLL 으로부터의 제 2 클록 신호의 타이밍도를 도시한다.
도 8a 및 도 8b 는 제 1 및 제 2 클록 신호의 스펙트럼 플롯을 도시한다.
도 9 는 수신기를 동작시키는 프로세스를 도시한다.
단어 "예시적인" 은 여기에서 "예, 경우, 또는 예시로서 기능하는" 을 의미하도록 사용된다. "예시적인" 것으로서 여기에 설명된 임의의 설계가 다른 설계들 보다 바람직하거나 이로운 것으로서 해석될 필요는 없다.
바람직하지 못한 스퍼를 갖는 제 1 클록 신호를 수신할 수 있고, 스퍼를 덜 갖는 제 2 클록 신호를 제공할 수 있는 클록 클린업 (clean-up) PLL 이 여기에 설명된다. 클록 클린업 PLL 은 무선 통신 디바이스, 셀룰러 폰, 개인 휴대 정보 단말기 (PDA), 핸드헬드 디바이스, 무선 모뎀, 코드리스 폰, 브로드캐스트 수신기, 블루투스 디바이스 등과 같은 다양한 전자 디바이스에 대해 사용될 수도 있다. 명확화를 위해, 셀룰러 폰 또는 어떤 다른 디바이스일 수도 있는 무선 디바이스에서의 클록 클린업 PLL의 사용이 후술된다.
도 1 은 RFIC (110) 및 응용 주문형 집적 회로 (ASIC; 150) 를 포함하는 무선 통신 디바이스 (100) 의 예시적인 설계의 블록도를 도시한다. 도 1 에 도시된 예시적인 설계에서, RFIC (110) 는 프런트-엔드 튜너 (120) 및 ADC (130) 를 포함한다. 프런트-엔드 튜너 (120) 는 저잡음 증폭기 (LNA; 122) 및 수신기 회로 (124) 를 포함한다. LNA (122) 는 안테나로부터 입력 RF 신호 (RFin) 를 수신하고, 입력 RF 신호를 증폭하며, 증폭된 RF 신호를 제공한다. 수신기 회로 (124) 는 증폭된 RF 신호를 프로세스 (예를 들어, 하향변환, 증폭, 및 필터링) 하여, 아날로그 기저대역 신호를 제공한다. 수신기 회로 (124) 는 간략화를 위해 도 1 에 도시되지 않은 하나 이상의 하향 변환기, 필터, 증폭기, 및/또는 다른 회로를 포함할 수도 있다. ADC (130) 는 ASIC (150) 로부터의 클록 신호 (CLK) 로 아날로그 기저대역 신호를 디지털화고, 디지털 샘플을 ASIC (150) 에 제공한다.
ASIC (150) 는 ADC (130) 로부터의 디지털 샘플을 프로세스하고 무선 디바이스 (100) 에 대한 다른 기능을 수행할 수 있는 다양한 프로세서, 제어기, 메모리, 및 다른 모듈 (도 1 에는 미도시) 을 포함할 수도 있다. ASIC (150) 는 또한, ADC (130) 에 대한 클록 신호를 생성할 수 있는 분수 (fractional)-N 주파수 합성기 (160) 를 포함한다. 일반적으로, 분수-N 주파수 합성기는 제 1 주파수에서 입력 신호를 수신하고 제 2 주파수에서 출력 신호를 생성하는 회로 블록이고, 제 1 주파수는 비정수비 만큼 제 2 주파수와 관련된다. 도 1 에 도시된 예시적인 설계에서, 주파수 합성기 (160) 는 
의 정밀한 주파수를 갖는 레퍼런스 (Ref) 신호를 수신하고, 
의 원하는 주파수를 갖는 클록 신호를 제공한다. 분수 분주비 N 은 
에 대한 
의 비율, 또는 
과 동일하며, 소정의 
에 대한 원하는 
에 의존한다. 용어 "분수-N" 은 분주비 N 이 비정수값일 수도 있다는 것을 칭한다.
도 1 은 단일 수신기를 포함하는 RFIC (110) 를 갖는 단순한 설계를 도시한다. 일반적으로, RFIC (110) 는 임의의 수의 무선 기술 및 주파수 대역에 대한 임의의 수의 수신기를 포함할 수도 있다. RFIC (110) 는 또한 하나 이상의 송신기를 포함할 수도 있다.
도 1 은 공통 기판상에서 제조된 프런트-엔드 튜너 (120) 및 온-칩 ADC (130) 를 포함하는 시스템-온-칩 (SoC) 수신기의 예를 도시한다. 칩상의 ADC (130) 의 집적은 더 낮은 비용, 더 작은 회로 면적, 더 높은 레벨의 집적 등을 획득하기 위해 바람직할 수도 있다. 그러나, ADC (130) 는 LNA (122) 와 같은 수신기내의 다른 감지 회로에 기판을 통해 커플링할 수도 있는 잡음을 생성할 수 있다. ADC (130) 에 의해 생성된 잡음의 스펙트럼 컨텐츠는 ADC (130) 를 트리거하기 위해 사용된 클록 신호의 스펙트럼 컨텐츠에 의존할 수도 있다. 따라서, ADC (130) 에 대해 클린 클록 신호를 사용하는 것이 바람직하다.
SoC 수신기는 통상적으로, 도 1 의 ASIC (150) 와 같은 호스트와 인터페이스한다. 호스트와 SoC 수신기 사이의 데이터 동기화를 위해, 호스트는 도 1 에 도시된 바와 같이 온-칩 ADC (130) 에 대한 클록 신호를 생성할 수도 있다. 클록 신호는 원치않는 스퍼를 포함할 수도 있다. 이것은 특히, 클록 신호가 분수-N 주파수 합성기 (160) 에 의해 생성되는 경우일 수도 있다.
도 7a 는 도 1 의 분수-N 주파수 합성기 (160) 에 의해 생성된 클록 신호의 예시적인 타이밍도를 도시한다. 주파수 합성기 (160) 는 2개의 정수 분주비 L 및 M 으로 레퍼런스 신호를 주파수에서 분주하여, 원하는 주파수에서 클록 신호를 획득할 수도 있고, 여기서, 통상적으로 M = L + 1 이다. 분수 분주비 N 은 L 과 M 사이의 비정수값일 수도 있다. 그 후, 주파수 합성기 (160) 는 누산 카운터를 사용하여 L 의 약간의 시간 및 M 의 약간의 다른 시간 만큼 레퍼런스 신호를 주파수에서 분주할 수도 있다. 클록 신호는 "롱 (long)" 사이클과 혼합된 "쇼트 (short)" 사이클을 포함할 수도 있고, 각 쇼트 사이클은 레퍼런스 신호의 L 주기를 커버하고, 각 롱 사이클은 레퍼런스 신호의 M 주기를 커버한다. 쇼트 사이클의 퍼센티지 및 롱 사이클의 퍼센티지는 분수 분주비 (N) 뿐만 아니라 정수 분주비 (L 및 M) 에 의존한다. 쇼트 및 롱 사이클의 위치는 분주비 (L 및 M) 가 어떻게 선택되는지에 의존한다. 어느 경우에서나, 클록 신호의 주파수에서의 급격한 점프 (abrupt jump) 는, 분주비가 L 로부터 M 으로 변화할 때 (즉, 쇼트 사이클로부터 롱 사이클로의 스위치가 발생할 때) 마다 및 M 으로부터 L 로 변화할 때 (즉, 롱 사이클로부터 쇼트 사이클로 스위치가 발생할 때) 마다 발생한다. 도 7a 에 도시된 예에서, L = 2, M = 3, 및 N = 2.5 이다. 따라서, 클록 신호는 쇼트 사이클 및 롱 사이클을 교호하는 것을 포함하고, 각 쇼트 사이클은 레퍼런스 신호의 2 주기를 커버하고 각 롱 사이클은 레퍼런스 신호의 3 주기를 커버한다.
도 8a 는 도 1 의 분수-N 주파수 합성기 (160) 에 의해 생성된 클록 신호의 예시적인 스펙트럼 플롯을 도시한다. 클록 신호는 클록 주파수 (
) 의 홀수 고조파를 포함한다. 클록 신호는 주파수 합성기 (160) 에 의한 분수 분주비의 사용으로부터 발생할 수도 있는 클록 신호에서의 급격한 주파수 점프로 인한 원치않은 확산 스퍼를 더 포함한다. 분주비 L 과 M 사이의 스위칭은 주기적일 수도 있고, 클록 신호에서 주기적 주파수 점프를 생성할 수도 있다. 그 후, 클록 신호는 도 8a 에 도시된 바와 같이 주파수 스펙트럼에서 홀수 고조파들 사이에 확산 스퍼를 포함할 수도 있다. 확산 스퍼는 전체 주파수 스펙트럼에 걸쳐 그리고 오직 특정한 주파수 대신에 고조파들 사이에 나타나는 원치않은 주파수 성분이다. 일반적으로, 확산 스퍼는 시간 도메인에서 급격한 주파수 점프를 갖는 임의의 클록 신호에 존재할 수도 있다. 급격한 주파수 점프는 분수-N 주파수 합성기의 사용 또는 어떤 다른 메카니즘으로부터 발생할 수도 있다.
다시 도 1 을 참조하면, 확산 스퍼를 갖는 클록 신호가 SoC 수신기에서 ADC (130) 를 클록하기 위해 사용될 수도 있다. 그 후, 확산 스퍼는 ADC (130) 내의 다양한 신호 및 회로에 존재할 수도 있다. 확산 스퍼는 기판을 통해 ADC 회로 영역으로부터 (도 1 에 도시된 바와 같은) LNA (122) 의 입력으로 커플링할 수도 있고, LNA 입력에서 입력 RF 신호에 대한 추가의 잡음으로서 작용할 수도 있다. 추가의 잡음은 특히, 수신기가 매우 양호한 감도를 요구하거나 대역내 스퍼의 경향이 있는 경우에 수신기의 성능을 저하시킬 수도 있다. 이러한 수신기의 예가 글로벌 포지셔닝 시스템 (GPS) 수신기이다. 대역내 스퍼는 수신기의 동작 주파수 범위내에 있는 스퍼이다. 확산 스퍼는 전체 스펙트럼에 걸쳐 존재하고, 확산 스퍼 중 일부는 자연적으로 대역내에 있다.
도 2 는 원치않은 확산 스퍼를 억제하기 위한 클록 클린업 PLL 을 갖는 무선 통신 디바이스 (200) 의 예시적인 설계의 블록도를 도시한다. 무선 디바이스 (200) 는 RFIC (210) 및 ASIC (250) 를 포함한다. ASIC (250) 는 간략화를 위해 도 2 에 도시되지 않은 프로세서, 제어기, 메모리 등을 포함할 수도 있다. ASIC (250) 는 또한, RFIC (210) 에 대한 제 1 클록 신호 (CLK1) 를 생성할 수 있는 분수-N 주파수 합성기 (260) 를 포함한다.
도 2 에 도시된 예시적인 설계에서, RFIC (210) 는 프런트-엔드 튜너 (220), ADC (230), 및 클록 클린업 PLL 로서 사용된 정수-N PLL (240) 을 포함한다. 프런트-엔드 튜너 (220) 는 도 1 에 대해 상술한 바와 같이 동작할 수도 있는 LNA (222) 및 수신기 회로 (224) 를 포함한다. 정수-N PLL (240) 은 ASIC (250) 에서의 분수-N 주파수 합성기 (260) 로부터 제 1 클록 신호를 수신하고, ADC (230) 에 대한 제 2 클록 신호 (CLK2) 를 생성한다. 일반적으로, 정수-N PLL 은 제 1 주파수에서 입력 신호를 수신하는 회로 블록이고, 제 2 주파수에서 출력 신호를 생성하며, 제 1 주파수는 정수비 만큼 제 2 주파수와 관련된다. 제 1 클록 신호는 원치않은 확산 스퍼를 포함할 수도 있고, 제 2 클록 신호는 스퍼를 덜 포함할 수도 있다. ADC (230) 는 PLL (250) 로부터의 제 2 클록 신호로 수신기 회로 (224) 로부터의 아날로그 기저대역 신호를 디지털화하고, 디지털 샘플을 ASIC (250) 에 제공한다. ADC (230) 는 시그마-델타 
ADC, 플래시 ADC, 연속 근사 ADC, 또는 어떤 다른 타입의 ADC 일 수도 있다.
도 3 은 도 2 의 RFIC (210) 내의 정수-N PLL (240) 의 예시적인 설계의 블록도를 도시한다. PLL (240) 내에서, 위상 주파수 검출기 (310) 는 ASIC (250) 로부터의 제 1 클록 신호 및 프로그래머블 지연 유닛 (360) 으로부터의 피드백 신호를 수신하고, 2개의 신호의 위상을 비교하며, 제 1 클록 신호와 피드백 신호 사이의 위상 에러/차이를 나타내는 업 (Up) 및 다운 (Down) 신호를 제공한다. 업 및 다운 신호는 또한, 빠른 (early) 및 늦은 (late) 신호, 진상 및 지상 신호 등을 공통으로 칭한다. 차지 펌프 (320) 가 업 및 다운 신호를 수신하고, 검출된 위상 에러를 나타내는 전류 신호 (Icp) 를 생성한다. 루프 필터 (330) 가 차지 펌프 (320) 로부터의 전류 신호를 필터링하고, VCO (340) 에 대한 제어 신호 (Vctrl) 를 생성한다. 루프 필터 (330) 는 피드백 신호의 주파수가 제 1 클록 신호의 주파수에 고정되도록 제어 신호를 조절한다.
VCO (340) 는 루프 필터 (330) 로부터의 제어 신호에 의해 결정되는 주파수를 갖는 오실레이터 신호를 생성한다. 분주기 (350) 가 K 의 정수 분주기 팩터 (예를 들어, 2, 3, 4 등) 에 의해 오실레이터 신호를 주파수에서 분주하여 분주기 출력 신호를 제공한다. 버퍼 (352) 가 분주기 출력 신호를 버퍼링하여, 제 2 클록 신호를 ADC (230) 에 제공한다. 프로그래머블 지연 유닛 (360) 이 프로그래머블 지연 만큼 분주기 출력 신호를 지연시키고, 피드백 신호로서 지연된 분주기 출력 신호를 위상 주파수 검출기 (310) 에 제공한다. 유닛 (360) 의 지연은, 제 2 클록 신호가 원하는 위상을 갖도록, 예를 들어, 제 1 클록 신호와 시간 정렬되도록 조절될 수도 있다. 프로그래머블 지연 유닛 (360) 은 또한 생략될 수도 있으며, 분주기 출력 신호는 피드백 신호로서 직접 제공될 수도 있다.
루프 필터 (330) 는 PLL (240) 에 대한 원하는 폐루프 대역폭을 획득하기 위해 선택될 수도 있는 주파수 응답을 갖는다. PLL (240) 의 폐루프 대역폭은 제 1 클록 신호에서 급격한 주파수 점프를 강하게 감쇠시키고 LNA (222) 의 동작 주파수 범위내에서 확산 스퍼를 억제하기 위해 낮게 설계될 수도 있다. 일반적으로, PLL (240) 에 대한 점진적으로 작은 폐루프 대역폭은 제 1 클록 신호에서 급격한 주파수 점프의 점진적으로 더 많은 감쇠를 제공할 수도 있어서, 점진적으로 더 적은 확산 스퍼를 제공할 수도 있다. 그러나, 더 작은 폐루프 대역폭은 또한, PLL (240) 에 대한 더 긴 안정화 시간을 발생시킬 수도 있고, 이것은 바람직하지 못할 수도 있다. 하나의 예시적인 설계에서, PLL (240) 의 폐루프 대역폭은 분수-N 주파수 합성기 (260) 의 폐루프 대역폭 보다 낮도록 (예를 들어, 적어도 2 의 팩터 만큼) 또는 훨씬 낮도록 (예를 들어, 1/10) 선택될 수도 있다.
도 7b 는 도 2 의 분수-N 주파수 합성기 (260) 및 정수-N PLL (240) 에 의해 생성된 클록 신호의 예시적인 타이밍도를 도시한다. 도 7b 에 도시된 예에서, L = 2, M = 3, 및 N = 2.5 이며, 주파수 합성기 (260) 로부터의 제 1 클록 신호는 도 7a 에 대해 상술한 바와 같이, 교호하는 쇼트 사이클 및 롱 사이클을 포함한다. 이러한 예에서, VCO (340) 로부터의 오실레이터 신호는 원하는 주파수 
의 2배이고 원하는 주파수에서 제 2 클록 신호를 획득하기 위해 2의 팩터에 의해 주파수에서 분주되는 주파수를 갖는다.
도 7b 에 도시된 예에서, 제 1 클록 신호는 비정수 분주비에 의한 분주로 인한 급격한 주파수 점프를 갖는다. 제 2 클록 신호는 이러한 예에서 2인 정수 분주비에 의한 분주로 인한 급격한 주파수 점프를 갖지 않는다. 제 1 클록 신호의 순간 주파수는 제 2 클록 신호의 순간 주파수와 상이할 수도 있다. 그러나, 제 1 클록 신호의 평균 주파수는 제 2 클록 신호의 평균 주파수와 동일하다.
도 8b 는 도 2 의 정수-N PLL (240) 에 의해 생성된 제 2 클록 신호의 예시적인 스펙트럼 플롯을 도시한다. 제 2 클록 신호는 클록 주파수 
의 홀수 고조파를 포함하지만 원치않은 확산 스퍼를 포함하지 않는다.
정수-N PLL (240) 은 원치않은 확산 스퍼의 근 (root) 인 제1 클록 신호에서의 급격한 주파수 점프를 감쇠시킬 수 있다. 따라서, 정수-N PLL (240) 은 기판을 통한 커플링 및 LNA (222) 의 성능의 저하로부터의 제 1 클록 신호에서의 확산 스퍼를 억제할 수 있다. 정수-N PLL (240) 은 정수 분주비에 의해 VCO (340) 로부터의 오실레이터 신호를 분주함으로써 급격한 주파수 점프를 갖지 않은 상대적으로 클린한 제 2 클록 신호를 제공할 수 있다. 일반적으로, 제 2 클록 신호의 주파수 
는 제 1 클록 신호의 주파수 
와 동일할 수도 있거나 
의 정수배 또는 
의 정수 약수 (integer divisor) 일 수도 있다.
도 4 는 도 3 의 정수-N PLL (240) 내의 위상 주파수 검출기 (310), 차지 펌프 (320), 및 루프 필터 (330) 의 예시적인 설계의 개략도를 도시한다. 위상 주파수 검출기 (310) 내에서, 제 1 클록 신호 및 피드백 신호가 D 플립-플롭 (412 및 414) 의 클록 입력 각각에 제공된다. 플립-플롭 (412 및 414) 의 데이터 (D) 입력은 전원에 커플링되고 로직 하이 (high) 를 수신한다. 플립-플롭 (412) 의 데이터 (Q) 출력은 피드백 신호에 대해 빠른 제 1 클록 신호를 나타낸다. 플립-플롭 (414) 의 Q 출력은 피드백 신호에 대해 느린 제 1 클록 신호를 나타낸다. AND 게이트 (416) 가 플립-플롭 (412 및 414) 의 Q 출력을 수신하고, 2개의 신호에 대해 논리 AND 를 수행한다. 지연 유닛 (418) 이 작은 양만큼 AND 게이트 (416) 의 출력을 지연시키고, 플립-플롭 (412 및 414) 의 리셋 (R) 입력에 리셋 신호를 제공한다. 플립-플롭 (412) 의 반전된 데이터 (
) 출력은 업 신호를 제공하고, 플립-플롭 (414) 의 Q 출력은 다운 신호를 제공한다.
차지 펌프 (320) 내에서, P-채널 금속 산화막 반도체 (PMOS) 트랜지스터 (422) 및 N-채널 MOS (NMOS) 트랜지스터 (424) 는 전원과 회로 접지 사이에서 직렬로 커플링된다. PMOS 트랜지스터 (422) 는 전원에 커플링된 소스, 플립-플롭 (412) 으로부터 업 신호를 수신하는 게이트, 및 노드 A 에 커플링된 드레인을 갖는다. NMOS 트랜지스터 (424) 는 노드 A 에 커플링된 드레인, 플립-플롭 (414) 으로부터 다운 신호를 수신하는 게이트, 및 회로 접지에 커플링된 소스를 갖는다. PMOS 트랜지스터 (422) 는 업 신호에 의해 인에이블될 때 풀-업 (pull-up) 전류를 제공하고, NMOS 트랜지스터 (424) 는 다운 신호에 의해 인에이블될 때 풀-다운 (pull-down) 전류를 제공한다.
유닛 (418) 에 의한 쇼트 지연은 차지 펌프 (320) 에서 데드 존 (dead zone) 을 억제하기 위해 사용된다. PMOS 트랜지스터 (422) 및 NMOS 트랜지스터 (424) 는 턴 온 및 오프하기 위해 어떤 양의 시간을 필요로 한다. 천이 시간 (transition time) 동안, 업 및 다운 신호에서의 위상 정보가 손실될 수도 있기 때문에 이러한 천이 시간을 데드 존이라 칭한다. 쇼트 지연은 데드 존을 억제한다.
루프 필터 (330) 내에서, 저항기 (432) 가 노드 A 와 노드 B 사이에 커플링된다. 저항기 (434) 및 커패시터 (436) 는 노드 B 와 회로 접지 사이에서 직렬로 커플링된다. 커패시터 (438) 가 노드 B 와 회로 접지 사이에 커플링된다. 1차 루프가 오직 저항기 (432) 와 커패시터 (438) 로 구현될 수도 있다. 2차 루프가 오직 저항기 (432 및 434) 및 커패시터 (436) 로 구현될 수도 있다. 추가의 감쇠를 위한 고주파수 폴을 갖는 2차 루프가 저항기 (432 및 434) 및 커패시터 (436 및 438) 로 구현될 수도 있다. 커패시터 (438) 는 루프 필터 (330) 로부터의 제어 전압에 대한 리플 (ripple) 을 감소시킬 수도 있고, 또한 PLL 루프를 안정화시킬 수도 있다. 저항기 (432 및 434) 및 커패시터 (436 및 438) 의 값들은 정수-N PLL (240) 에 대한 원하는 폐루프 대역폭을 획득하기 위해 선택될 수도 있다.
도 5 는 도 3 의 VCO (340) 의 예시적인 설계의 개략도를 도시한다. 예시적인 설계에서, VCO (340) 는 링 오실레이터로 구현되고, 루프에서 커플링된 3개의 가변 지연 셀 (510a, 510b 및 510c) 을 포함한다. 지연 셀 (510a) 은 지연 셀 (510b) 의 입력에 커플링된 출력을 갖고, 지연 셀 (510b) 은 지연 셀 (510c) 의 입력에 커플링된 출력을 갖고, 지연 셀 (510c) 은 지연 셀 (510a) 의 입력에 커플링된 출력을 더 갖는다. 3개의 지연 셀 (510a, 510b 및 510c) 은 유사한 방식으로 구현될 수도 있고, 지연 셀 (510c) 만을 후술한다.
지연 셀 (510c) 내에서, PMOS 트랜지스터 (512) 및 NMOS 트랜지스터 (514) 는 인버터로서 커플링된다. MOS 트랜지스터 (512 및 514) 는 지연 셀 입력에 함께 커플링된 게이트 및 노드 X 인 지연 셀 출력에 함께 커플링된 드레인을 갖는다. 저항기 (516) 는 PMOS 트랜지스터 (512) 의 소스와 전원 사이에 커플링된다. 저항기 (518) 는 NMOS 트랜지스터 (514) 와 회로 접지 사이에 커플링된다. 커패시터 (522) 는 노드 X 와 회로 접지 사이에 커플링된다. 커패시터 (524) 는 노드 X 와 노드 Y 사이에 커플링된다. 커패시터 (526) 는 노드 Y 에 커플링된 하나의 단부 및 루프 필터 (330) 로부터 Vctrl 제어 신호를 수신하는 다른 단부를 갖는다. 저항기 (528) 가 노드 Y 에 커플링된 하나의 단부 및 바이어스 전압 (Vbias) 을 수신하는 다른 단부를 갖는다.
지연 셀 (510c) 의 지연은 저항기 (516 및 518) 의 값 (R) 및 커패시터 (522, 524 및 526) 의 값에 의해 결정된다. 커패시터 (526) 의 값 
은 Vctrl 제어 신호에 대한 전압을 변화시킴으로써 변화될 수도 있다. 커패시터 (524) 는 AC 커플링 커패시터일 수도 있고, 
보다 훨씬 큰 값을 가질 수도 있다. 커패시터 (522) 의 값 
및 커패시터 (526) 의 공칭 값은 VCO (340) 에 대한 원하는 공칭 중심 주파수 및 원하는 튜닝 범위를 획득하기 위해 선택될 수도 있다. 원하는 튜닝 범위는 (ⅰ) 제 1 클록 신호에 대한 동작 주파수의 범위 및 (ⅱ) IC 프로세스, 온도, 전원 등에서의 변동으로 인한 주파수에서의 변동에 의존할 수도 있다. 동일한 Vbias 제어 전압이 모든 3개의 지연 셀 (510a, 510b 및 510c) 에서 저항기 (528) 에 인가될 수도 있다. 유사하게는, 동일한 Vctrl 신호가 모든 3개의 지연 셀 (510a, 510b 및 510c) 에서 커패시터 (526) 에 인가될 수도 있다. 저항기 (516 및 518) 는 도 5 에 도시된 바와 같이 R 의 고정값을 가질 수도 있다. 다르게는, 저항기 (516 및 518) 는 VCO (340) 에 대한 원하는 공칭 주파수를 획득하기 위해 선택될 수도 있는 구성가능한 값을 가질 수도 있다.
도 5 는 구현하는데 단순할 수도 있고, 또한 더 작은 면적을 점유하며 전류를 거의 소모하지 않는 VCO (340) 의 예시적인 설계를 도시한다. VCO (340) 는 또한 다른 설계로 구현될 수도 있다.
도 6 은 원치않은 확산 스퍼를 억제하기 위해 클록 클린업 PLL 을 갖는 무선 통신 디바이스 (600) 의 예시적인 설계의 블록도를 도시한다. 무선 디바이스 (600) 는 RFIC (610) 및 ASIC (650) 를 포함한다. ASIC (650) 는 간략화를 위해 도 6 에 도시하지 않은 프로세서, 제어기, 메모리 등을 포함할 수도 있다.
도 6 에 도시된 예시적인 설계에서, RFIC (610) 는 프런트-엔드 튜너 (620), ADC (630), 클록 클린업 PLL 로서 사용된 정수-N PLL (640), 및 분수-N 주파수 합성기 (660) 를 포함한다. 프런트-엔드 튜너 (620) 는 도 1 에 대해 상술한 바와 같이 동작할 수도 있는 LNA (622) 및 수신기 회로 (624) 를 포함한다. 주파수 합성기 (660) 는 비정수 분주비의 사용으로 인해 급격한 주파수 점프를 갖는 제 1 클록 신호를 생성할 수도 있다. PLL (640) 은 주파수 합성기 (660) 로부터 제 1 클록 신호를 수신할 수도 있고, ADC (630) 에 대한 제 2 클록 신호를 생성할 수도 있다. 제 2 클록 신호는 정수 분주비의 사용으로 인해 급격한 주파수 점프를 갖지 않을 수도 있고, 따라서, 제 1 클록 신호 보다 적은 스퍼를 포함할 수도 있다. ADC (630) 는 수신기 회로 (624) 로부터의 아날로그 기저대역 신호를 PLL (640) 로부터의 제 2 클록 신호로 디지털화하고, 프로세싱을 위해 디지털 샘플을 ASIC (650) 에 제공한다.
도 2 및 도 6 에 도시된 바와 같이, 정수-N PLL 이 고주파수 스퍼를 매우 감소시키기 위해 ADC 클록 신호에 대한 클린업 PLL 로서 사용될 수도 있어서, LNA 의 입력에서 관찰되는 대역내 스퍼를 감소시킬 수도 있다. 정수-N PLL 이 (예를 들어, 도 3, 도 4, 및 도 5 에 도시된 바와 같은) 간단한 디지털 PLL 설계로 구현될 수도 있고, 그 후, 작은 면적을 점유할 수도 있고 추가의 전류를 거의 소비하지 않을 수도 있다. 정수-N PLL 은 급격한 주파수 점프로 인한 확산 스퍼를 갖는 제 1 클록 신호를 수신할 수도 있고, 낮은 폐루프 대역폭을 갖는 스퍼를 클린업할 수도 있다. 정수-N PLL 은 클린 제 2 클록 신호를 ADC 에 제공할 수도 있다.
하나의 예시적인 설계에서, 집적 회로가 예를 들어, 도 2 에 도시된 바와 같이 PLL 및 ADC 를 포함할 수도 있다. PLL 은 급격한 주파수 점프로 인한 스퍼를 갖는 제 1 클록 신호 (CLK1) 를 수신할 수도 있고, 예를 들어, 급격한 주파수 점프가 없음으로 인한 감소된 스퍼를 갖는 제 2 클록 신호를 제공할 수도 있다. 제 1 클록 신호는 (예를 들어, 도 2 에 도시된 바와 같이) 집적 회로에 대해 외부일 수도 있거나 (예를 들어, 도 6 에 도시된 바와 같이) 집적 회로 내부일 수도 있는 분수-N 주파수 합성기에 의해 생성될 수도 있다. 어느 경우에서나, 제 1 클록 신호에서의 급격한 주파수 점프는 예를 들어, 도 7a 에 예시된 바와 같은 주파수 합성기에서의 분수 분주비의 사용으로부터 발생할 수도 있다. 제 2 클록 신호는 정수 분주비에 기초하여 PLL 에 의해 생성될 수도 있고, 예를 들어, 도 7b 에 예시된 바와 같이 정수 분주비의 사용으로 인해 급격한 주파수 점프 없음을 포함할 수도 있다.
ADC 는 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화할 수도 있고 디지털 샘플을 제공할 수도 있다. 집적 회로는 LNA 및 수신기 회로를 더 포함할 수도 있다. LNA 는 입력 RF 신호를 수신 및 증폭할 수도 있고, 증폭된 RF 신호를 제공할 수도 있다. 수신기 회로는 증폭된 RF 신호를 프로세싱할 수도 있고, 아날로그 기저대역 신호를 ADC 에 제공할 수도 있다. LNA 는 제 1 클록 신호를 클린업하기 위해 PLL 의 사용으로 인해 집적 회로의 기판을 통해 커플링된 더 적은 스퍼를 관찰할 수도 있다.
하나의 예시적인 설계에서, PLL 은 예를 들어, 도 3 에 도시된 바와 같은, 위상 주파수 검출기, 차지 펌프, 루프 필터, VCO, 및 분주기를 포함할 수도 있다. 위상 주파수 검출기는 제 1 클록 신호 및 피드백 신호를 수신할 수도 있고, 제 1 클록 신호와 피드백 신호 사이의 위상 에러를 나타내는 제 1 및 제 2 검출기 출력 신호 (예를 들어, 업 및 다운 신호) 를 제공할 수도 있다. 차지 펌프는 제 1 및 제 2 검출기 출력 신호를 수신할 수도 있고 전류 신호를 제공할 수도 있다. 루프 필터는 전류 신호를 필터링할 수도 있고, 제어 신호 (예를 들어, Vctrl) 를 제공할 수도 있다. VCO 는 제어 신호를 수신할 수도 있고, 제어 신호에 의해 결정된 주파수를 갖는 오실레이터 신호를 제공할 수도 있다. 분주기는 정수 분주비로 오실레이터 신호를 주파수에서 분주할 수도 있고, 분주기 출력 신호를 제공할 수도 있다. PLL 은 프로그래머블 지연 만큼 분주기 출력 신호를 지연시키기 위한 프로그래머블 지연 유닛을 더 포함할 수도 있고, 피드백 신호를 제공할 수도 있다. 프로그래머블 지연은 제 1 클록 신호의 위상에 대해 제 2 클록 신호의 위상을 조절하기 위해 선택될 수도 있다.
하나의 예시적인 설계에서, VCO 는 예를 들어, 도 5 에 도시된 바와 같이, 루프에서 커플링된 다중의 가변 지연 셀을 포함할 수도 있다. 각 가변 지연 셀은 루프 필터로부터의 제어 신호에 의해 결정된 가변 지연을 가질 수도 있다. VCO 및 PLL 은 또한 다른 설계로 구현될 수도 있다.
하나의 예시적인 설계에서, PLL 은 적어도 2의 팩터 (예를 들어, 10 의 팩터) 에 의해 분수-N 주파수 합성기의 폐루프 대역폭 보다 낮을 수도 있는 폐루프 대역폭을 가질 수도 있다. 제 1 클록 신호에서의 원치않은 스퍼의 더 많은 감쇠가 PLL 에 대한 더 낮은 폐루프 대역폭으로 달성될 수도 있다. 하나의 예시적인 설계에서, 제 1 및 제 2 클록 신호는 예를 들어, 도 7b 에 도시된 바와 같이, 동일한 주파수를 가질 수도 있다. 다른 예시적인 설계에서, 제 1 클록 신호는 정수비 만큼 제 2 클록 신호의 제 2 주파수에 관련될 수도 있는 제 1 주파수를 가질 수도 있다.
하나의 예시적인 설계에서, 장치가 제 1 및 제 2 집적 회로를 포함할 수도 있다. 제 1 집적 회로 (예를 들어, 도 2 의 ASIC (250)) 는 제 1 클록 신호를 제공할 수도 있는 분수-N 주파수 합성기를 포함할 수도 있다. 제 2 집적 회로 (예를 들어, 도 2 의 RFIC (210)) 는 제 1 집적 회로에 커플링될 수도 있고, PLL 및 ADC 를 포함할 수도 있다. PLL 은 제 1 클록 신호를 수신할 수도 있고, 제 2 클록 신호를 제공할 수도 있다. ADC 는 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화할 수도 있고, 디지털 샘플을 제공할 수도 있다. 제 2 집적 회로는 LNA 및 수신기 회로를 더 포함할 수도 있다. LNA 은 입력 RF 신호를 수신하고 증폭할 수도 있고, 증폭된 RF 신호를 제공할 수도 있다. 수신기 회로는 증폭된 RF 신호를 프로세스할 수도 있고, 아날로그 기지대역 신호를 ADC 에 제공할 수도 있다. LNA 은 제 1 클록 신호를 클린업하기 위한 PLL 의 사용으로 인한 제 2 집적 회로의 기판을 통해 커플링된 더 적은 스퍼를 관찰할 수도 있다.
도 9 는 집적 회로상에 구현된 수신기를 동작시키는 프로세스 (900) 의 예시적인 설계를 도시한다. 급격한 주파수 점프로 인한 스퍼를 갖는 제 1 클록 신호가 예를 들어, 동일한 집적 회로 또는 다른 집적 회로상에 구현된 분수-N 주파수 합성기로부터 수신될 수도 있다 (블록 912). 제 1 클록 신호는 제 1 클록 신호의 주파수와 레퍼런스 신호의 주파수 사이의 비정수 분주비 및 레퍼런스 신호에 기초하여 생성될 수도 있다. 감소된 스퍼를 갖는 제 2 클록 신호가 예를 들어, 집적 회로상에 구현된 정수-N PLL 로 제 1 클록 신호에 기초하여 생성될 수도 있다 (블록 914). PLL 은 제 1 클록 신호에서의 스퍼를 강하게 감쇠하기 위해, 분수-N 주파수 합성기의 폐루프 대역폭 보다 예를 들어, 적어도 2 의 팩터 만큼 낮을 수도 있는 폐루프 대역폭으로 동작될 수도 있다. 아날로그 기저대역 신호가 디지털 샘플을 획득하기 위해 제 2 클록 신호에 기초하여 디지털화될 수도 있다 (블록 916).
여기에 설명된 클록 클린업 PLL 은 IC, 아날로그 IC, RFIC, 혼합 신호 IC, ASIC, 인쇄 회로 기판 (PCB), 전자 디바이스 등 상에서 구현될 수도 있다. 클록 클린업 PLL 은 또한 상보적 금속 산화물 반도체 (CMOS), NMOS, PMOS, 바이폴라 접합 트랜지스터 (BJT), 바이폴라-CMOS (BiCOMOS), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs) 등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다.
여기에 설명한 클록 클린업 PLL 을 구현하는 장치는 독립형 디바이스일 수도 있거나 대형 디바이스의 일부일 수도 있다. 디바이스는 (ⅰ) 독립형 IC, (ⅱ) 데이터 및/또는 명령을 저장하는 메모리 IC 를 포함할 수도 있는 하나 이상의 IC 의 세트, (ⅲ) RF 수신기 (RFR) 또는 RF 송신기/수신기 (RTR) 와 같은 RFIC, (ⅳ) 이동국 모뎀 (MSM) 과 같은 ASIC, (ⅴ) 다른 디바이스내에 내장될 수도 있는 모듈, (ⅵ) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 모바일 유닛 등일 수도 있다.
하나 이상의 예시적인 설계에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어에서 구현되면, 이 기능들은 컴퓨터 판독가능한 매체상에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터 판독가능한 매체는 일 장소로부터 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한하지 않는 예로서, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램을 반송하거나 저장하기 위해 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 문맥이 컴퓨터 판독가능한 매체를 적절하게 칭한다. 예를 들어, 소프트웨어가 동축 케이블, 광 섬유 케이블, 트위스트드 페어, 디지털 가입자 라인 (DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술을 사용하여 웹 사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광 섬유 케이블, 트위스트드 페어, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 여기에 사용된 바와 같이 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디브이디 (DVD), 플로피 디스크 및 블루-레이 디스크를 포함하고, 여기서 디스크 (disk) 는 일반적으로 데이터를 자기적으로 재생하는 반면에, 디스크 (disc) 는 데이터를 레이저로 광학적으로 재생한다. 상기의 조합이 또한 컴퓨터 판독가능한 매체의 범위내에 포함되어야 한다.
개시물의 이전의 설명은 당업자가 본 개시물을 제조하거나 사용할 수 있게 하기 위해 제공된다. 본 개시물에 대한 다양한 변형이 당업자에게는 명백할 것이고, 여기에 정의된 일반 원리는 본 개시물의 범위를 벗어나지 않고 다른 변경물에 적용될 수도 있다. 따라서, 본 개시물은 여기에 설명된 예들 및 설계들에 제한되는 것으로 의도되지 않으면, 여기에 개시된 원리 및 신규한 특징에 부합하는 최광의 범위를 부여하려는 것이다.
Claims (25)
- 급격한 주파수 점프 (abrupt frequency jump) 로 인한 스퍼 (spur) 를 갖는 제 1 클록 신호를 수신하고, 감소된 스퍼를 갖는 제 2 클록 신호를 제공하기 위한 위상 고정 루프 (phase-locked loop; PLL);
상기 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화하고, 디지털 샘플을 제공하기 위한 아날로그-디지털 변환기 (ADC); 및
레퍼런스 신호를 수신하기 위한 분수-N 주파수 합성기로서, 상기 주파수 합성기에서 분수 분주비의 사용으로 인한 급격한 주파수 점프를 갖는 상기 제 1 클록 신호를 제공하는, 상기 분수-N 주파수 합성기를 포함하는, 집적 회로. - 급격한 주파수 점프 (abrupt frequency jump) 로 인한 스퍼 (spur) 를 갖는 제 1 클록 신호를 수신하고, 감소된 스퍼를 갖는 제 2 클록 신호를 제공하기 위한 위상 고정 루프 (phase-locked loop; PLL); 및
상기 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화하고, 디지털 샘플을 제공하기 위한 아날로그-디지털 변환기 (ADC) 를 포함하고,
상기 제 1 클록 신호는 집적 회로 외부의 분수-N (fractional-N) 주파수 합성기에 의해 생성되고, 상기 제 1 클록 신호에서의 상기 급격한 주파수 점프는 상기 주파수 합성기에서 분수 분주비의 사용으로부터 발생하는, 집적 회로. - 삭제
- 제 1 항에 있어서,
상기 제 2 클록 신호는 정수 분주비에 기초하여 상기 PLL 에 의해 생성되는, 집적 회로. - 제 1 항에 있어서,
입력 무선 주파수 (RF) 신호를 수신하고 증폭하여, 증폭된 RF 신호를 제공하기 위한 저잡음 증폭기 (LNA); 및
상기 증폭된 RF 신호를 프로세스하여, 상기 아날로그 기저대역 신호를 상기 ADC 에 제공하기 위한 수신기 회로를 더 포함하는, 집적 회로. - 제 1 항에 있어서,
상기 PLL 은,
상기 제 1 클록 신호 및 피드백 신호를 수신하고, 상기 제 1 클록 신호와 상기 피드백 신호 사이의 위상 에러를 나타내는 제 1 및 제 2 검출기 출력 신호들을 제공하기 위한 위상 주파수 검출기,
상기 제 1 및 제 2 검출기 출력 신호들을 수신하고, 전류 신호를 제공하기 위한 차지 펌프,
상기 전류 신호를 필터링하고, 제어 신호를 제공하기 위한 루프 필터, 및
상기 제어 신호를 수신하고, 상기 제어 신호에 의해 결정된 주파수를 갖는 오실레이터 신호를 제공하기 위한 전압 제어 오실레이터 (VCO) 를 포함하는, 집적 회로. - 제 6 항에 있어서,
상기 PLL 은,
정수 분주비에 의해 상기 오실레이터 신호를 주파수에서 분주하고, 상기 제 2 클록 신호를 유도하기 위해 사용된 분주기 출력 신호를 제공하기 위한 분주기를 더 포함하는, 집적 회로. - 제 7 항에 있어서,
상기 PLL 은,
상기 분주기 출력 신호를 수신하여 프로그래머블 지연 만큼 지연시키고, 상기 피드백 신호를 제공하기 위한 프로그래머블 지연 유닛을 더 포함하는, 집적 회로. - 제 1 항에 있어서,
상기 PLL 은,
루프에서 커플링된 다중의 가변 지연 셀을 포함하는 전압 제어 오실레이터 (VCO) 를 포함하고,
각 가변 지연 셀은 상기 PLL 로부터의 제어 신호에 의해 결정된 가변 지연을 갖는, 집적 회로. - 제 2 항에 있어서,
상기 PLL 은 상기 분수-N 주파수 합성기의 폐루프 대역폭 보다 적어도 2 의 팩터 만큼 낮은 폐루프 대역폭을 갖는, 집적 회로. - 제 1 항에 있어서,
상기 제 1 클록 신호 및 상기 제 2 클록 신호는 동일한 주파수를 갖는, 집적 회로. - 제 1 항에 있어서,
상기 제 1 클록 신호는 정수비 만큼 상기 제 2 클록 신호의 제 2 주파수와 관련된 제 1 주파수를 갖는, 집적 회로. - 제 1 클록 신호를 제공하는 분수-N 주파수 합성기를 포함하는 제 1 집적 회로; 및
상기 제 1 집적 회로에 커플링된 제 2 집적 회로를 포함하고,
상기 제 2 집적 회로는,
상기 제 1 클록 신호를 수신하고 제 2 클록 신호를 제공하기 위한 위상 고정 루프 (phase-locked loop; PLL), 및
상기 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화하여, 디지털 샘플을 제공하기 위한 아날로그-디지털 변환기 (ADC) 를 포함하는, 장치. - 제 13 항에 있어서,
상기 제 1 클록 신호는 상기 주파수 합성기에서 분수 분주비의 사용으로부터 발생하는 급격한 주파수 점프로 인한 스퍼를 갖고,
상기 제 2 클록 신호는 상기 PLL 에서 정수 분주비의 사용으로 인해 감소된 스퍼를 갖는, 장치. - 제 13 항에 있어서,
상기 제 2 집적 회로는,
입력 무선 주파수 (RF) 신호를 수신하고 증폭하여, 증폭된 RF 신호를 제공하기 위한 저잡음 증폭기 (LNA), 및
상기 증폭된 RF 신호를 프로세스하고, 상기 아날로그 기저대역 신호를 상기 ADC 에 제공하기 위한 수신기 회로를 더 포함하는, 장치. - 제 13 항에 있어서,
상기 PLL 은 상기 분수-N 주파수 합성기의 폐루프 대역폭 보다 적어도 2 의 팩터 만큼 낮은 폐루프 대역폭을 갖는, 장치. - 급격한 주파수 점프로 인한 스퍼를 갖는 제 1 클록 신호를 수신하는 단계;
상기 제 1 클록 신호에 기초하여 감소된 스퍼를 갖는 제 2 클록 신호를 생성하는 단계;
상기 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화하여 디지털 샘플을 획득하는 단계; 및
레퍼런스 신호 및 상기 제 1 클록 신호의 제 1 주파수와 상기 레퍼런스 신호의 제 2 주파수 사이의 비정수 분주비에 기초하여 상기 제 1 클록 신호를 생성하는 단계를 포함하는, 방법. - 삭제
- 제 17 항에 있어서,
상기 제 1 클록 신호를 수신하는 단계는, 제 1 집적 회로상의 분수-N 주파수 합성기로부터 상기 제 1 클록 신호를 수신하는 단계를 포함하고, 상기 제 2 클록 신호를 생성하는 단계는 제 2 집적 회로상의 위상 고정 루프 (PLL) 로 상기 제 2 클록 신호를 생성하는 단계를 포함하는, 방법. - 제 19 항에 있어서,
상기 분수-N 주파수 합성기의 폐루프 대역폭 보다 적어도 2 의 팩터 만큼 낮은 폐루프 대역폭을 갖는 상기 PLL 을 동작시키는 단계를 더 포함하는, 방법. - 급격한 주파수 점프로 인한 스퍼를 갖는 제 1 클록 신호를 수신하는 수단;
상기 제 1 클록 신호에 기초하여 감소된 스퍼를 갖는 제 2 클록 신호를 생성하는 수단;
상기 제 2 클록 신호에 기초하여 아날로그 기저대역 신호를 디지털화하여 디지털 샘플을 획득하는 수단; 및
레퍼런스 신호 및 상기 제 1 클록 신호의 제 1 주파수와 상기 레퍼런스 신호의 제 2 주파수 사이의 비정수 분주비에 기초하여 상기 제 1 클록 신호를 생성하는 수단을 포함하는, 장치. - 삭제
- 제 21 항에 있어서,
상기 제 1 클록 신호를 수신하는 수단은, 제 1 집적 회로상의 분수-N 주파수 합성기로부터 상기 제 1 클록 신호를 수신하는 수단을 포함하고, 상기 제 2 클록 신호를 생성하는 수단은 제 2 집적 회로상의 위상 고정 루프 (PLL) 로 상기 제 2 클록 신호를 생성하는 수단을 포함하는, 장치. - 제 23 항에 있어서,
상기 분수-N 주파수 합성기의 폐루프 대역폭 보다 적어도 2 의 팩터 만큼 낮은 폐루프 대역폭을 갖는 상기 PLL 을 동작시키는 수단을 더 포함하는, 장치. - 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품으로서,
상기 컴퓨터 판독가능한 매체는,
적어도 하나의 컴퓨터로 하여금, 급격한 주파수 점프로 인한 스퍼를 갖는 제 1 클록 신호를 수신하게 하는 코드;
상기 적어도 하나의 컴퓨터로 하여금, 상기 제 1 클록 신호에 기초하여 감소된 스퍼를 갖는 제 2 클록 신호를 생성하게 하는 코드;
상기 적어도 하나의 컴퓨터로 하여금, 아날로그 기저대역 신호를 디지털화하는 아날로그-디지털 변환기 (ADC) 에 상기 제 2 클록 신호를 제공하여, 디지털 샘플을 획득하게 하는 코드; 및
상기 적어도 하나의 컴퓨터로 하여금, 레퍼런스 신호 및 상기 제 1 클록 신호의 제 1 주파수와 상기 레퍼런스 신호의 제 2 주파수 사이의 비정수 분주비에 기초하여 상기 제 1 클록 신호를 생성하도록 하는 코드를 포함하는, 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품.
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