JP2009027581A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2009027581A JP2009027581A JP2007190501A JP2007190501A JP2009027581A JP 2009027581 A JP2009027581 A JP 2009027581A JP 2007190501 A JP2007190501 A JP 2007190501A JP 2007190501 A JP2007190501 A JP 2007190501A JP 2009027581 A JP2009027581 A JP 2009027581A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- phase
- output signal
- signal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
【解決手段】半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。ディジタルループフィルタ12は、第1ゲインαを有して位相比較器10、11のディジタル位相出力信号θが供給される比例パス12aと、第2ゲインβを有して信号θが供給される積分パス12b、12c、12dと、信号θの大きさを判定する判定器12g、12hを含む。ディジタル位相出力信号θの大きさが所定の基準値θthよりも大きい場合には、判定器12g、12hは第2ゲインβと第1ゲインαとの比β/αを大に設定する。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。
図1は、本発明の1つの実施の形態による半導体集積回路に内蔵された全ディジタルフェーズロックドループ(ADPLL)の構成を示す図である。
アナログPLLの位相比較器の出力と電圧制御発振器の入力との間のアナログループフィルタは、抵抗と容量とからなるローパスフィルタよって構成されている。図1の全ディジタルフェーズロックドループ(ADPLL)のディジタルループフィルタ(DLF)12は、アナログPLLのアナログループフィルタを構成するローパスフィルタの抵抗と容量とをディジタルフィルタに双一次変換によって変換されたものである。
図2は、全ディジタルフェーズロックドループの過渡応答による波形を示す図である。図2(A)は本発明の実施の形態による全ディジタルフェーズロックドループの過渡応答による波形を示し、図2(B)は本発明を採用しない場合の全ディジタルフェーズロックドループの過渡応答による波形を示している。
図3は、図1に示した全ディジタルフェーズロックドループ(ADPLL)の位相周波数検出器(PFD)10の構成と各部の波形を示す図である。位相周波数検出器(PFD)10はフリップフロップ10a、10b、AND回路10c、EXOR回路10d、フリップフロップ10eを含んでいる。
図4は、図1に示した全ディジタルフェーズロックドループ(ADPLL)のタイム・ディジタル変換器(TDC)11の構成と各部の波形を示す図である。タイム・ディジタル変換器(TDC)11の入力端子には、位相周波数検出器(PFD)10のタイム信号であるパルス信号PEが供給される。パルス信号PEは直列接続されたN個の遅延回路DL1、DL2、DL3…DLNのチェーンとインバータInvとに供給される。N個の遅延回路DL1、DL2、DL3…DLNの各遅延回路は、入出力間に遅延時間dを生成する。N個の遅延回路DL1、DL2、DL3…DLNのそれぞれの出力端子からは、遅延時間dにてタイミングが異なるN個の出力信号D1、D2、D3…DNが生成される。タイミングが異なるN個の出力信号D1、D2、D3…DNはN個のフリップフロップの入力端子Dに供給され、N個のフリップフロップのトリガー入力端子にはインバータInvの出力信号が共通に印加される。N個のフリップフロップの出力端子Qからは、タイム信号のディジタル変換出力信号Q1、Q2、Q3…QNが生成される。
図5は、図1に示した全ディジタルフェーズロックドループ(ADPLL)のディジタル制御発振器(DCO)13の構成を示す図である。図5に示すディジタル制御発振器(DCO)13の基本的な構成は、リング発振器である。発振指示信号RUNが供給されるNAND回路NAND1の入出力を介して、大きなデバイスサイズで出力駆動能力の大きなインバータINV1、INV2、INV3のループが形成されている。インバータINV1、INV2、INV3には、小さなデバイスサイズで出力駆動能力の小さなインバータInv1、Inv2、Inv3、Inv4、Inv5…InvNが並列に接続されている。
図7は、図1に示した全ディジタルフェーズロックドループ(ADPLL)のディジタルループフィルタ(DLF)12のより具体的な構成を示す図である。
図8は、本発明の他の実施の形態によるコンプレストモードに対応する携帯電話用RFICの構成を示す図である。このRFICは、上述したWCDMA方式のバンド1の送受信を行うとともに、GSM850、GSM900、DCS1800、PCS1900の方式の送受信を行うことが可能である。
図8に示したRFICの中央の回路Frct_Synthは、RFICの送受信ローカル信号を形成するフラクショナルPLLシンセサイザである。このフラクショナルPLLシンセサイザFrct_Synthは、システム基準電圧制御発振器(DCX-VCO)40と2個の全ディジタルフェーズロックドループ(ADPLL)19、20とを含んでいる。システム基準電圧制御発振器(DCX-VCO)40には、RFICの外部で水晶振動子22と接続されることにより安定な26MHzの周波数で発振する。2個の全ディジタルフェーズロックドループ(ADPLL)19、20はこの26MHzの発振周波数を基準周波数信号として利用する。一方の全ディジタルフェーズロックドループ(ADPLL)19はGSM850、GSM900、DCS1800、PCS1900の送受信のための送受信ローカル信号を生成すると伴にWCDMA方式のバンド1の受信のための受信ローカル信号を生成する。他方の全ディジタルフェーズロックドループ(ADPLL)20は、WCDMA方式のバンド1の送信のための送信ローカル信号を生成する。
WCDMA方式のバンド1の2110〜2170MHzの周波数帯域のRF受信信号Rx_WCDMAは、ローノイズアンプ1で増幅された後、ハンドパスフィルタ2を介して一対の受信ミキサ3、4の一方の入力端子に供給される。フラクショナルPLLシンセサイザFrct_Synthの全ディジタルフェーズロックドループ(ADPLL)19から2110〜2170MHzのローカル周波数を持つ受信ローカル信号が、一対の受信ミキサ3、4の他方の入力端子に供給される。その結果、一対の受信ミキサ3、4では、RF受信信号Rx_WCDMAのI、Q受信アナログベースバンド信号へのダイレクトダウンコンバージョンが行われる。一対の受信ミキサ3、4の出力のI、Q受信アナログベースバンド信号は、ローパスフィルタ5、6、プログラマブルゲインアンプ7、8に伝達される。
逆にベースバンド信号処理LSIからのディジタルベースバンド送信信号TXDBI、TXDBQはRFICの送信系ディジタルインターフェース37により受信された後、D/A変換器33、34によりI、Qアナログベースバンド送信信号に変換される。送信方式がWCDMA方式の場合には、D/A変換器33、34の出力のI、Qアナログベースバンド送信信号は、WCDMA方式送信回路TX_SPU_WCDMAによってRF送信信号に変換される。送信方式がWCDMA方式以外の方式の場合には、D/A変換器33、34の出力のI、Qアナログベースバンド送信信号は、他方式送信回路TX_SPU_GSMによってRF送信信号に変換される。この他方式送信回路TX_SPU_GSMは、送信系オフセットPLL回路TX_Offset_PLLにより構成されている。
11 タイム・ディジタル変換器
12 ディジタルループフィルタ
12a 比例パス
12b、12c、12d 積分パス
12e 加算器
13 ディジタル制御発振器
14 フィードバック分周器
RFIC RF半導体集積回路
Rx_INT 受信系ディジタルインターフェース
Rx_SPU_WCDMA WCDMA方式受信回路
Rx_SPU_GSM GSM方式受信回路
Frct_Synth フラクショナルPLLシンセサイザ
ADPLL 全ディジタルフェーズロックドループ
22 水晶振動子
40 システム基準電圧制御発振器
Tx_SPU_GSM GSM方式送信回路
Tx_SPU_WCDMA WCDMA送信受信回路
Tx_INT 送信系ディジタルインターフェース
Claims (16)
- 位相比較器と、ディジタルループフィルタと、ディジタル制御発振器と、フィードバック分周器とを含むディジタルフェーズロックドループを具備するものであり、
前記位相比較器は、第1入力端子と第2入力端子との入力信号の位相差に応答するディジタル位相出力信号を生成して、
前記ディジタルループフィルタには、前記位相比較器からの前記ディジタル位相出力信号が供給され、
前記ディジタル制御発振器に前記ディジタルループフィルタの出力信号が供給されることにより、前記ディジタルループフィルタの前記出力信号に応答して前記ディジタル制御発振器の発振出力信号の発振周波数が制御され、
前記ディジタル制御発振器の前記発振出力信号が供給されることにより、前記フィードバック分周器は前記位相比較器の前記第2入力端子に分周出力信号を供給するものであり、
前記ディジタルループフィルタは、第1ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される比例パスと、第2ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される積分パスと、前記位相比較器の前記ディジタル位相出力信号の大きさを判定する判定器とを含み、
前記位相比較器の前記ディジタル位相出力信号の大きさが所定の基準値よりも大きい場合には、前記判定器は前記第2ゲインと前記第1ゲインとの比を大に設定するものである半導体集積回路。 - 前記位相比較器の前記ディジタル位相出力信号の大きさが前記所定の基準値よりも小さい場合には、前記判定器は前記第2ゲインと前記第1ゲインとの前記比を前記大な値よりも小さな値に設定するものである請求項1に記載の半導体集積回路。
- 前記位相比較器は、位相周波数検出器とタイム・ディジタル変換器とを含み、
前記位相周波数検出器は、前記第1入力端子と前記第2入力端子との前記入力信号の前記位相差に応答するパルス幅を有するパルス信号を生成して、
前記タイム・ディジタル変換器は、その入力端子に供給される前記パルス信号号の前記パルス幅に応答する前記ディジタル位相出力信号としてのマルチビットのディジタル変換出力信号を生成するものである請求項2に記載の半導体集積回路。 - 前記ディジタル制御発振器は前記位相比較器の前記タイム・ディジタル変換器の出力から前記ディジタルループフィルタを介して供給される前記マルチビットのディジタル変換出力信号に応答して前記発振出力信号の前記発振周波数を変化するものである請求項3に記載の半導体集積回路。
- 前記ディジタル制御発振器は前記マルチビットの前記ディジタル変換出力信号によって活性・非活性が制御される複数のインバータを含むリング発振器により構成されている請求項4に記載の半導体集積回路。
- 前記ディジタル制御発振器はクロスカップル接続された一対の増幅素子と、前記一対の増幅素子の負荷としてのLCタンク回路とで構成され、
前記LCタンク回路は、前記マルチビットの前記ディジタル変換出力信号によってそのスイッチのオン・オフ制御される複数の容量を含むものである請求項4に記載の半導体集積回路。 - 前記前記ディジタルループフィルタの前記比例パスと前記積分パスとはそれぞれマルチビット入力の第1ディジタル乗算器とマルチビット入力の第2ディジタル乗算器とを含むものである請求項4に記載の半導体集積回路。
- 携帯電話のマルチバンドのRF送受信のためのマルチ信号処理回路を更に具備して、
前記ディジタルフェーズロックドループは、前記マルチ信号処理回路に供給される送受信ローカル信号を生成するPLLシンセサイザである請求項4に記載の半導体集積回路。 - WCDMA方式RF送受信信号処理回路と、GSM方式RF送受信信号処理回路と、前記WCDMA方式RF送受信信号処理回路と前記GSM方式RF送受信信号処理回路とに供給される送受信ローカル信号を生成するPLLシンセサイザとを具備してなり、
前記PLLシンセサイザは、位相比較器と、ディジタルループフィルタと、ディジタル制御発振器と、フィードバック分周器とを含むディジタルフェーズロックドループで構成され、
前記ディジタルフェーズロックドループで構成された前記PLLシンセサイザの定常ロック状態では、前記ディジタルループフィルタの帯域角周波数は前記定常ロック状態に対応する所定の値に設定され、
前記半導体集積回路が搭載された携帯電話がGSMの基地局とWCDMAの基地局の間を遷移するコンプレストモードでの前記ディジタルフェーズロックドループで構成された前記PLLシンセサイザのロック動作の初期では、前記ディジタルループフィルタの前記帯域角周波数の値は前記定常ロック状態の前記所定の値よりも大きな値に設定される半導体集積回路。 - 前記位相比較器は、第1入力端子と第2入力端子との入力信号の位相差に応答するディジタル位相出力信号を生成して、
前記ディジタルループフィルタには、前記位相比較器からの前記ディジタル位相出力信号が供給され、
前記ディジタル制御発振器に前記ディジタルループフィルタの出力信号が供給されることにより、前記ディジタルループフィルタの前記出力信号に応答して前記ディジタル制御発振器の発振出力信号の発振周波数が制御され、
前記ディジタル制御発振器の前記発振出力信号が供給されることにより、前記フィードバック分周器は前記位相比較器の前記第2入力端子に分周出力信号を供給するものであり、
前記ディジタルループフィルタは、第1ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される比例パスと、第2ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される積分パスと、前記位相比較器の前記ディジタル位相出力信号の大きさを判定する判定器とを含み、
前記位相比較器の前記ディジタル位相出力信号の大きさが所定の基準値よりも大きい場合には、前記判定器は前記第2ゲインと前記第1ゲインとの比を大に設定するものである請求項9に記載の半導体集積回路。 - 前記位相比較器の前記ディジタル位相出力信号の大きさが前記所定の基準値よりも小さい場合には、前記判定器は前記第2ゲインと前記第1ゲインとの前記比を前記大な値よりも小さな値に設定するものである請求項10に記載の半導体集積回路。
- 前記位相比較器は、位相周波数検出器とタイム・ディジタル変換器とを含み、
前記位相周波数検出器は、前記第1入力端子と前記第2入力端子との前記入力信号の前記位相差に応答するパルス幅を有するパルス信号を生成して、
前記タイム・ディジタル変換器は、その入力端子に供給される前記パルス信号号の前記パルス幅に応答する前記ディジタル位相出力信号としてのマルチビットのディジタル変換出力信号を生成するものである請求項11に記載の半導体集積回路。 - 前記ディジタル制御発振器は前記位相比較器の前記タイム・ディジタル変換器の出力から前記ディジタルループフィルタを介して供給される前記マルチビットのディジタル変換出力信号に応答して前記発振出力信号の前記発振周波数を変化するものである請求項12に記載の半導体集積回路。
- 前記ディジタル制御発振器は前記マルチビットの前記ディジタル変換出力信号によって活性・非活性が制御される複数のインバータを含むリング発振器により構成されている請求項12に記載の半導体集積回路。
- 前記ディジタル制御発振器はクロスカップル接続された一対の増幅素子と、前記一対の増幅素子の負荷としてのLCタンク回路とで構成され、
前記LCタンク回路は、前記マルチビットの前記ディジタル変換出力信号によってそのスイッチのオン・オフ制御される複数の容量を含むものである請求項12に記載の半導体集積回路。 - 前記前記ディジタルループフィルタの前記比例パスと前記積分パスとはそれぞれマルチビット入力の第1ディジタル乗算器とマルチビット入力の第2ディジタル乗算器とを含むものである請求項13に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007190501A JP5005455B2 (ja) | 2007-07-23 | 2007-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007190501A JP5005455B2 (ja) | 2007-07-23 | 2007-07-23 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009027581A true JP2009027581A (ja) | 2009-02-05 |
JP5005455B2 JP5005455B2 (ja) | 2012-08-22 |
Family
ID=40398935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007190501A Expired - Fee Related JP5005455B2 (ja) | 2007-07-23 | 2007-07-23 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5005455B2 (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011130435A (ja) * | 2009-12-17 | 2011-06-30 | Intel Corp | 適応デジタル位相ロックループ |
JP2011188027A (ja) * | 2010-03-04 | 2011-09-22 | Fujitsu Semiconductor Ltd | 受信装置及びゲイン設定方法 |
WO2012101774A1 (ja) * | 2011-01-26 | 2012-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN102648581A (zh) * | 2009-12-07 | 2012-08-22 | 高通股份有限公司 | 可配置数字模拟锁相环路 |
US8508303B2 (en) | 2009-04-01 | 2013-08-13 | Panasonic Corporation | Digital frequency/phase locked loop |
US8515374B2 (en) | 2009-07-02 | 2013-08-20 | Semiconductor Components Industries, Llc | PLL circuit, and radio communication apparatus equipped with same |
KR20150069497A (ko) * | 2013-12-13 | 2015-06-23 | 한양대학교 산학협력단 | 다중 적분 경로를 이용하는 디지털 위상 고정 루프 및 이의 동작 방법 |
CN104753559A (zh) * | 2013-12-27 | 2015-07-01 | 联芯科技有限公司 | 频率校正突发信号搜索方法和装置 |
JP2015207827A (ja) * | 2014-04-17 | 2015-11-19 | 富士通株式会社 | 位相同期回路 |
KR101590701B1 (ko) | 2014-04-07 | 2016-02-02 | 서울대학교산학협력단 | 디지털 루프 필터 및 이를 이용한 디지털 위상 고정 루프 |
JP2016129369A (ja) * | 2009-03-30 | 2016-07-14 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 改善された分解能を有する時間デジタル変換器(tdc:time−to−digitalconverter) |
WO2016144024A1 (ko) * | 2015-03-06 | 2016-09-15 | 서울대학교 산학협력단 | 신호 수신 장치 |
CN107026646A (zh) * | 2016-01-06 | 2017-08-08 | 恩智浦有限公司 | 数字锁相环 |
JP2017199946A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
JP2019176403A (ja) * | 2018-03-29 | 2019-10-10 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0219025A (ja) * | 1988-07-06 | 1990-01-23 | Yokogawa Electric Corp | 位相同期ループ回路 |
JPH10209860A (ja) * | 1997-01-28 | 1998-08-07 | Matsushita Electric Ind Co Ltd | 位相同期ループ装置 |
JPH10228730A (ja) * | 1997-02-17 | 1998-08-25 | Matsushita Electric Ind Co Ltd | クロック生成回路 |
JP2000078001A (ja) * | 1998-08-31 | 2000-03-14 | Kyocera Corp | デジタルpll回路 |
JP2000261316A (ja) * | 1999-03-10 | 2000-09-22 | Victor Co Of Japan Ltd | 位相同期回路 |
JP2002033660A (ja) * | 2000-04-20 | 2002-01-31 | Texas Instr Inc <Ti> | デジタル制御発信器同調入力をタイムディザリングするシステムおよび方法 |
JP2002208870A (ja) * | 2001-01-11 | 2002-07-26 | Toshiba Corp | マルチモード無線通信装置 |
JP2005294981A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
JP2007110370A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | デジタル位相検出器 |
US20070126513A1 (en) * | 2005-12-06 | 2007-06-07 | Etron Technology, Inc. | Self-test digital phase-locked loop and method thereof |
-
2007
- 2007-07-23 JP JP2007190501A patent/JP5005455B2/ja not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0219025A (ja) * | 1988-07-06 | 1990-01-23 | Yokogawa Electric Corp | 位相同期ループ回路 |
JPH10209860A (ja) * | 1997-01-28 | 1998-08-07 | Matsushita Electric Ind Co Ltd | 位相同期ループ装置 |
JPH10228730A (ja) * | 1997-02-17 | 1998-08-25 | Matsushita Electric Ind Co Ltd | クロック生成回路 |
JP2000078001A (ja) * | 1998-08-31 | 2000-03-14 | Kyocera Corp | デジタルpll回路 |
JP2000261316A (ja) * | 1999-03-10 | 2000-09-22 | Victor Co Of Japan Ltd | 位相同期回路 |
JP2002033660A (ja) * | 2000-04-20 | 2002-01-31 | Texas Instr Inc <Ti> | デジタル制御発信器同調入力をタイムディザリングするシステムおよび方法 |
JP2002208870A (ja) * | 2001-01-11 | 2002-07-26 | Toshiba Corp | マルチモード無線通信装置 |
JP2005294981A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
JP2007110370A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | デジタル位相検出器 |
US20070126513A1 (en) * | 2005-12-06 | 2007-06-07 | Etron Technology, Inc. | Self-test digital phase-locked loop and method thereof |
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016129369A (ja) * | 2009-03-30 | 2016-07-14 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 改善された分解能を有する時間デジタル変換器(tdc:time−to−digitalconverter) |
US8508303B2 (en) | 2009-04-01 | 2013-08-13 | Panasonic Corporation | Digital frequency/phase locked loop |
JP5329646B2 (ja) * | 2009-04-01 | 2013-10-30 | パナソニック株式会社 | デジタル周波数/位相ロックドループ |
US8515374B2 (en) | 2009-07-02 | 2013-08-20 | Semiconductor Components Industries, Llc | PLL circuit, and radio communication apparatus equipped with same |
CN102648581A (zh) * | 2009-12-07 | 2012-08-22 | 高通股份有限公司 | 可配置数字模拟锁相环路 |
JP2013513343A (ja) * | 2009-12-07 | 2013-04-18 | クゥアルコム・インコーポレイテッド | 設定可能なデジタル−アナログ位相ロックループ |
US8884672B2 (en) | 2009-12-07 | 2014-11-11 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
JP2011130435A (ja) * | 2009-12-17 | 2011-06-30 | Intel Corp | 適応デジタル位相ロックループ |
US8502582B2 (en) | 2009-12-17 | 2013-08-06 | Intel Corporation | Adaptive digital phase locked loop |
JP2011188027A (ja) * | 2010-03-04 | 2011-09-22 | Fujitsu Semiconductor Ltd | 受信装置及びゲイン設定方法 |
US9154143B2 (en) | 2011-01-26 | 2015-10-06 | Renesas Electronics Corporation | Semiconductor device |
WO2012101774A1 (ja) * | 2011-01-26 | 2012-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR20150069497A (ko) * | 2013-12-13 | 2015-06-23 | 한양대학교 산학협력단 | 다중 적분 경로를 이용하는 디지털 위상 고정 루프 및 이의 동작 방법 |
KR101680935B1 (ko) | 2013-12-13 | 2016-12-12 | 한양대학교 산학협력단 | 다중 적분 경로를 이용하는 디지털 위상 고정 루프 및 이의 동작 방법 |
CN104753559A (zh) * | 2013-12-27 | 2015-07-01 | 联芯科技有限公司 | 频率校正突发信号搜索方法和装置 |
KR101590701B1 (ko) | 2014-04-07 | 2016-02-02 | 서울대학교산학협력단 | 디지털 루프 필터 및 이를 이용한 디지털 위상 고정 루프 |
JP2015207827A (ja) * | 2014-04-17 | 2015-11-19 | 富士通株式会社 | 位相同期回路 |
WO2016144024A1 (ko) * | 2015-03-06 | 2016-09-15 | 서울대학교 산학협력단 | 신호 수신 장치 |
CN107026646A (zh) * | 2016-01-06 | 2017-08-08 | 恩智浦有限公司 | 数字锁相环 |
CN107026646B (zh) * | 2016-01-06 | 2022-05-31 | 恩智浦有限公司 | 数字锁相环 |
JP2017199946A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
JP2019176403A (ja) * | 2018-03-29 | 2019-10-10 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
CN110324039A (zh) * | 2018-03-29 | 2019-10-11 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
JP7210891B2 (ja) | 2018-03-29 | 2023-01-24 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
CN110324039B (zh) * | 2018-03-29 | 2023-06-02 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
Also Published As
Publication number | Publication date |
---|---|
JP5005455B2 (ja) | 2012-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5005455B2 (ja) | 半導体集積回路 | |
US7504903B2 (en) | Communication semiconductor integrated circuit device and a wireless communication system | |
JP5048847B2 (ja) | ゲート時間/デジタル変換器を有するデジタル位相ロックドループ | |
US7499688B2 (en) | Communication semiconductor integrated circuit device and a wireless communication system | |
US8145171B2 (en) | Clock clean-up phase-locked loop (PLL) | |
US7301416B2 (en) | Semiconductor integrated circuit for wireless communication | |
JP2005109618A (ja) | 通信用半導体集積回路および携帯端末システム | |
JP2004173177A (ja) | Pll回路 | |
JP5202213B2 (ja) | 周波数シンセサイザ及び無線送信装置 | |
US11271574B1 (en) | Frequency synthesizer with selectable modes | |
JP2005167536A (ja) | 通信用半導体集積回路および無線通信システム | |
Leenaerts et al. | A 15-mW fully integrated I/Q synthesizer for Bluetooth in 0.18-μm CMOS | |
JP2008148274A (ja) | Rf通信用半導体集積回路 | |
EP1656741B1 (en) | Provision of local oscillator signals | |
de Peslouan et al. | A new frequency synthesizers stabilization method based on a mixed Phase Locked Loop and Delay Locked Loop architecture | |
KR20170009871A (ko) | 재구성가능한 주파수 디바이더 | |
JP2006041580A (ja) | 通信用半導体集積回路 | |
JP3596172B2 (ja) | Pll周波数シンセサイザ | |
JP2006262439A (ja) | Pll回路を内蔵する通信用半導体集積回路 | |
JP2007281806A (ja) | マルチモード対応周波数シンセサイザ | |
JP2007235523A (ja) | 周波数シンセサイザ、それを用いた無線通信システム及び周波数シンセサイザの制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100514 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100709 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120510 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120523 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |