JP2011130435A - 適応デジタル位相ロックループ - Google Patents

Abstract

【課題】従来のデジタルＰＬＬで問題であった出力クロックの位相ノイズ及びジッタ性能の低下に対応するアプローチを提供する。
【解決手段】幾つかの実施形態で、デジタルＰＬＬは、例えば位相エラー等の１又はそれ以上の実時間性能パラメータに応答して有効なＤＰＬＬ帯域幅を変更する動的制御可能なフィルタを有して開示される。高帯域幅が必要とされないとき、それは比較的低いレベルであるよう制御されてよく、それによって、出力クロックのジッタは低下する。他方で、高帯域幅が必要とされるとき、例えば、ループでの位相エラーが高いとき、フィルタは、基準クロックを追跡するためにループの応答性を高めるよう比較的高いループ帯域幅を提供するように制御され得る。
【選択図】図１Ａ

Description

本発明は、概してデジタル位相ロックループに係り、特に、ループ帯域幅の制御方法及びそのための回路に係る。

多くの最新のＰＬＬ（位相ロックループ）回路は、アナログＰＬＬにより実施されている。アナログＰＬＬは、特に、ずっと小さなトランジスタ機構を有する工程により、製造工程に敏感である。従って、デジタルＰＬＬ（ＤＰＬＬ）（全て及び／又は部分的にデジタルであるＰＬＬ）がより幅広く使用されている。しかしながら、あいにく、デジタル位相周波数検出器（ＤＰＦＤ）及びデジタル制御発振器（ＤＣＯ）等のデジタルＰＬＬ機能ユニットは、ループへの量子化ノイズの導入といった欠点を有する。これらの及び他のノイズ源は、出力クロックの位相ノイズ及びジッタ性能を低下させうる。

本発明は、従来のデジタルＰＬＬで問題であった出力クロックの位相ノイズ及びジッタ性能の低下に対応するアプローチを提供することを目的とする。

本発明の実施形態で、デジタルＰＬＬは、位相エラー等の１又はそれ以上の実時間性能パラメータに応答して有効なＤＰＬＬ帯域幅を変更する動的制御可能なフィルタとともに使用される。高帯域幅が必要とされないとき、それは比較的低いレベルであるよう制御されてよく、それによって、出力クロックのジッタは低下する。他方で、高帯域幅が必要とされるとき、例えば、ループでの位相エラーが高いとき、フィルタは、基準クロックを追跡するためにループの応答性を高めるよう比較的高いループ帯域幅を提供するように制御され得る。

本発明の実施形態によれば、従来のデジタルＰＬＬで問題であった出力クロックの位相ノイズ及びジッタ性能の低下に対応するアプローチを提供することが可能となる。

本発明の実施形態に従う適応帯域幅を有するＤＰＬＬの図である。 本発明の実施形態に従う図１ＡのＤＰＬＬにおける帯域幅制御のためのルーチンを示すフロー図である。 本発明の実施形態に従う図１のＤＰＬＬ等のＤＰＬＬのための帯域幅制御ブロック及びフィルタブロックの図である。 図２の帯域幅制御ユニットよる使用に適した帯域幅制御値（Ｃ）レベル対位相エラー（ＰＥ）の例を示すグラフである。 図１及び図２の帯域幅制御ユニット及びフィルタを備えたＤＰＬＬの期待されるジッタを示すグラフである。 様々な帯域幅を有するＤＰＬＬについてシミュレートされたジッタ及び有効帯域幅を示す表である。 様々な帯域幅を有するテストチップＤＰＬＬについてジッタ及び有効帯域幅を示す表である。

本発明の実施形態は、限定ではなく一例として、添付の図面の図で表されている。図面において、同じ参照符号は同じ要素を参照する。

図１Ａは、デジタル（この場合には全デジタル）位相ロックループ（ＤＰＬＬ）１００の例を表す。ＤＰＬＬ１００はデジタル位相周波数検出器（ＰＦＤ）１１０と、デジタルフィルタ１２０と、デジタルフィルタ１２０のためのフィルタ制御ブロック１３０と、デジタル制御発振器（ＤＣＯ）１４０と、１／Ｎ分周器１５０とを有する。

ＤＰＬＬ１００は、能動的にフィードバッククロックの位相及び周波数を基準クロックに固定することによって、安定した出力クロックを提供する。ＤＣＯ１４０は、出力周波数の離散集合を生成する。１／Ｎ分周器１５０は、ＤＣＯ１４０からのＮクロックサイクルごとに１つのフィードバッククロックサイクルを生成する。フィードバッククロックの位相が基準クロックの位相から外れる場合、ＰＦＤ１１０は、位相エラーに比例する量子化出力（ループ及び／又はＰＦＤ内で使用されるビット分解能に依存した１又はそれ以上のビットのデジタル値）を生成する。次いで、ＰＦＤ１１０からの出力は、デジタルフィルタ１２０を介してＤＣＯ１４０の周波数への補正を生ずる。

有効ラプラシアン領域線形モデルを使用するよう、ＤＰＬＬは、例えば基準クロックディザリング又はシグマ−デルタ変調等の線形化技術を用いてよい。このような線形化技術により、デジタルフィルタ１２０は、Ｍ個の調整可能なフィルタ係数（Ｋ_１、Ｋ_２、・・・Ｋ_Ｍ）とともに、安定化ゼロ及び適切に配置された極を用いてよい。ＰＦＤ１１０のゲイン及びＤＣＯ１４０のゲインとともに、それらのフィルタ係数は、通常、ＤＰＬＬ１００の開ループ特性及び閉ループ特性を決定する。一般に、重要な閉ループ特性としては、帯域幅及びジッタピークがある。しかし、ＤＰＬＬ１００が線形化されている場合でさえ、量子化ノイズは依然としてＤＰＬＬ１００内に存在することがあり、デジタルフィルタ１２０を通るノイズはＤＣＯ１４０の位相ノイズ及びジッタを悪化させる。

更に図１Ｂを参照すると、フィルタ制御ユニット１３０によりフィルタ１２０を制御する方法が表されている。ステップ１３１で、制御ユニットは、ループにおける（デジタルフィードバックと基準クロック信号との間の）位相エラーを特定する。ＰＥ情報はフィルタ１２０から得られ、フィルタ１２０はその内部状態情報（例えば、周波数及び位相エラー）を制御ユニット１３０と共有してよい。代替的に、制御ユニット１３０は、ＰＤＦ又はＤＰＬＬ内の他の何らかの適切なソースからＰＥデータを得てよい。制御ユニット１３０は、自身が使用するために予め処理されている値を特定してよく、又は、制御ユニット１３０は、適切なＰＥ値を特定するようデータ自体を処理してよい（ここで使用されるＰＥは位相エラー、周波数エラー、及び／又は他のパラメータ、これらのあらゆる適切な組合せを含み、これらは基準クロックに対する出力クロックの追跡におけるＰＬＬのエラーを示すことに留意すべきである。）。

ステップ１３２で、制御ユニット１３０は、ＰＥが高いかどうかを決定する。この決定は、１又はそれ以上の異なった要素を考慮しながら、何らかの適切な方法で行われてよい。例えば、デジタルロジックで実施される静的又は動的なスケールが用いられてよい。ＰＥが高くないと決定されると、ステップ１３４で、制御ユニット１３０は比較的低いＢＷを供給するようフィルタ１２０を制御する。制御ユニット１３０は、ＰＥに従ってパラメータ（Ｋ_１、Ｋ_２、・・・Ｋ_Ｍ）を調整し又は維持して、ＤＰＬＬループ帯域幅（ＢＷ）を、（ｉ）十分に正確な追跡を提供するようループ内の平均の期待される（又は観測される）ノイズレベルと関連して十分に高いように、且つ（ｉｉ）ＤＰＬＬがジッタピークを保ちながら過度のジッタを生じないよう十分に低いように、制御する。

他方で、ステップ１３２でＰＥが高いと決定される場合、ステップ１３３で、制御ユニット１３０は、比較的高いループＢＷを提供するようフィルタを制御し、ルーチンはステップ１３１に戻って、もう一度ＰＥ値を特定する。このようにして、制御ユニット１３０は、瞬間的に高い周波数及び／又は位相エラーレベルの場合により高いループ帯域幅を設定することによって、安定性を保つ。フィルタ１２０のデジタル性質のために、帯域幅は、フィルタのサンプリング（又はクロック）周波数以下の速度で動的に変更され得る。

図２は、図１のＤＰＬＬループでの使用に適した、例となるフィルタ制御ユニット２３０及びフィルタ２２０を示す。制御ユニット２３０は、現在のＰＥ値を特定（計算、推定、及び／又は受信等）する位相インタープリタ（interpreter）２３１と、係数制御ブロック２３２乃至２３４とを有する。位相インタープリタ２３１はループにおける位相エラーを特定し、一方、係数制御ブロック２３２乃至２３４は、特定の設計によって指示されるように、変化すべきＫ係数を更新する。フィルタ２２０は、図示されるように構成された論理演算ブロック２２１乃至２２８（積分器、乗算器、加算器等）を有し、以下に挙げられている式に従ってフィルタを実装する。

フィルタは、インループ線形化技術を利用し、５つのフィルタ係数［Ｋ_１、Ｋ_２、Ｋ_３、Ｋ_４、Ｋ_５］により特徴付けられる（当然、あらゆる適切なフィルタ構成が使用されてよい。当業者には明らかなように、例えば、より多い又はより少ない係数、極／ゼロ組合せ等の多種多様な組み合わせのフィルタ設計が存在し、これは、適切な、動的に調整可能なループ帯域幅を提供するとともに同時に不安定性を引き起こさないには十分である。）。

このＤＰＬＬ２２０の開ループシステム応答は、下記の式によって記述されてよい。

Ｈ_ｏｌは開ループ伝達関数であり、Ｋ_ｏｌは開ループゲインであり、ω_ｐは極周波数であり、ω_ｚはゼロ周波数である。Ｈ_ｏｌ、Ｋ_ｏｌ、ω_ｐ及びω_ｚの夫々はフィルタ係数（Ｋ_１、Ｋ_２、Ｋ_３、Ｋ_４及びＫ_５）のうちの１又はそれ以上の関数でもあることに留意すべきである。

制御ブロック２３０は、適度に低いジッタを保つために適切な低レベルでループ帯域幅を低減（又は維持）するように、同時に、定常状態の動作条件（例えば、平均の期待される位相ノイズ）下で適切に低い位相ノイズ（追跡応答）を提供するよう十分に高いように、フィルタの調整可能な係数を動的に調整する。この例で、ジッタピークは、Ｋ_２×Ｋ_３×Ｋ_５に比例し、帯域幅はＫ_２×Ｋ_５に比例し、フィルタ２２０の入力と出力との間のジッタ・フィードスルーもＫ_２×Ｋ_５に比例する。この具体的なデジタルフィルタアーキテクチャで、位相エラーは第１の積分器２２２の出力に比例する。幾つかの実施形態で、安定性を確かにするよう、極及びゼロは、極周波数（ω_ｐ）がゼロ周波数（ω_ｚ）よりも少なくとも９倍大きいように選択される。

幾つかの実施形態で、毎制御クロックサイクル（制御ブロック及びおそらくフィルタブロックを駆動するために使用されるクロック、例えば基準クロックが、このクロック制御のために使用されてよい。）の間に一度、制御ブロック２３０は、フィルタパラメータの既存値及び位相エラーに基づいて、Ｋ_２、Ｋ_３及びＫ_５の既存値をＫ_２’、Ｋ_３’及びＫ_５’のある新しい値に更新する（当然、ＰＥ等の値及び出力されるＫパラメータ値は、利用可能なリソース及び性能目標に依存して、多かれ少なかれ頻繁に更新されてよい。）。位相インタープリタ２３１は、第１の積分器２２２の出力部にある未加工の位相エラーと、制御ブロックＣＯＮＴＲＯＬ Ｋ_２２３２、ＣＯＮＴＲＯＬ Ｋ_３２３３、及びＣＯＮＴＲＯＬ Ｋ_５２３４の夫々からのパラメータの値とを集めて、新しいＰＥ値を特定（例えば、計算、推定等）する（この例によれば、Ｋ_１及びＫ_４の値は固定であり、これらは常に位相インタープリタ２３１に知られていることに留意すべきである。）。幾つかの実施形態で、位相インタープリタ２３１は、現在の係数値によって与えられるフィルタの現在のゲインによって未加工の位相エラーのスケーリングを行うことで、実際の位相エラーを計算する。

幾つかの実施形態で、図１Ｂに示されているフィルタ制御ルーチンを実施し、ＤＰＬＬ１００の安定性及び線形化を保つために、制御ユニット２３０は、決定された位相エラーＰＥと逆相関した値［Ｃ］を用いて、調整可能なＫ係数を計算し更新する。如何なる適切な関数が、ＰＥの関数として、Ｃについて使用されてもよい。１つの適切な相関関係、ステップワイズ（stepwise）関数が図３のグラフにより表されている。

幾つかの実施形態で、ＣＯＮＴＲＯＬ Ｋ_３ブロック２３３は、Ｋ_３’←Ｋ_３×ＣであるようにＫ_３を調整し、ＣＯＮＴＲＯＬ Ｋ_２ブロック２３２は、Ｋ_２’←Ｋ_２×Ｃ^２であるようにＫ_２を調整し、ＣＯＮＴＲＯＬ Ｋ_５ブロック２３４は、Ｋ_５’←Ｋ_５÷Ｃ^３であるようにＫ_５を調整する。ここで、Ｃは１よりも大きく、現在の位相エラーとは反比例に変化する。図３のＣ関数を用いる例によれば、下降ステップワイズ関数が使用されているが、あらゆる所望の関数が使用されてよい。

位相エラーが悪化するにつれ、自動調整は、ループ帯域幅及びジッタの両方を、それらが両方ともＫ_２×Ｋ_５に比例するので、係数Ｃによって動的に低下させる。ジッタピークは、それがＫ_２×Ｋ_３×Ｋ_５に比例するので、一定のままである。これは、（一般に、量子化ノイズによって支配される）所与のノイズレベル全体で、最良のジッタ性能を提供する。

このような制御ブロック２３０の使用は大きな電力又は面積を既存のフィルタアーキテクチャに加える必要がないことが好ましい。位相インタープリタ２３１、ＣＯＮＴＲＯＬ Ｋ_２ブロック２３２、ＣＯＮＴＲＯＬ Ｋ_３ブロック２３３及びＣＯＮＴＲＯＬ Ｋ_５ブロック２３４は、乗算が例えばシフト・アンド・アド（shift-and-add）演算等の比較的簡単なデジタル論理ユニットを用いて容易に実施されるので、幾つかの実施において電力及び面積を５％未満だけ増大させることがある。

動的ＢＷ調整により、ここで記載されるように、有効なＤＰＬＬループ帯域幅は、ループがその動作の大部分について当該帯域幅である必要がないとしても、ループが位相エラーを補正することができる最大速度（すなわち、所与の設計に従ってフィルタ制御ユニット及びフィルタによって指示される最大許容帯域幅）によって決定される。瞬時ループ帯域幅は係数Ｃによって低減されるが、（Ｃでの）最大ループ帯域幅は、制御ブロック２３０が、必要とされる場合に位相エラーを直ちに補正するようパラメータを調整することができるので、基本的に有効ループ帯域幅である。これは図４に表されている。図４は、どのようにフィルタ制御ユニットがジッタを低減しながら大きい有効ループ帯域幅を保つことができるのかを示す。この図は、（図５の表に示されている）測定又はシミュレーション結果を表すものではない。むしろ、それは、制御ユニット及び適応フィルタを用いる動機を明らかにすることを意図されている図である。それは、ｘ軸上の出力クロックサイクルの数にわたって累算されるｙ軸上のジッタの大きさをプロットする。図は、ＤＰＬＬでは標準的であるように、量子化ノイズが他のノイズ源より優位であるとする。図４にプロットされている３本のラインは、図２のフィルタ実施２２０を備えた３つの異なったＤＰＬＬアーキテクチャ（固定の低ＢＷ、固定の公称ＢＷ、及び適応ＢＷ）に係る量子化ノイズによる出力クロックの累積ジッタを表す。

図４に表されているように、少ないサイクル数（高周波の量子化ノイズ）では、ＤＰＬＬはＤＰＬＬ帯域幅よりも高い周波数にある量子化ノイズを補正することができないので、ジッタは１の傾斜を有して増大する。より多いサイクル数（ＤＰＬＬ帯域幅の範囲内にある量子化ノイズの周波数）では、ＤＰＬＬは量子化ノイズを補正し、量子化ノイズはＮサイクルジッタレベルに安定する。このように、ＤＰＬＬでは、帯域幅は、単サイクルジッタ・フィードスルー及びＮサイクルジッタの両方に作用する。フィルタ制御ユニット及び適応フィルタは、単サイクルジッタ及びＮサイクルジッタの両方が特定のフィルタでの所与の範囲の帯域幅について所望のレベルにあることを可能にする。

図５Ａ及び５Ｂは、３つの異なったＤＰＬＬ帯域幅の場合、すなわち、（低（Ｌｏｗ）と公称（Ｎｏｍｉｎａｌ）との間の範囲にある）低ＢＷ、公称ＢＷ及び適応ＢＷについて、シミュレーションされた性能パラメータ及び測定された性能パラメータを含む表を示す。図５Ａの表は、３つのＤＰＬＬ帯域幅についてシミュレーションされたジッタ及び有効帯域幅を表示する。期待されるように、適応帯域幅を有するＤＰＬＬに係る単サイクルジッタは、固定の低帯域幅の場合のものに近く、固定の公称帯域幅の場合のものよりも良い。更に、適応帯域幅ＤＰＬＬは、他の２つの場合よりもずっと良いＮサイクルジッタを達成する。

図５Ｂの表は、公称ＤＰＬＬ及び適応ＤＰＬＬの場合についてのジッタ及び有効帯域幅のテストチップ測定を表示する。（低い固定の帯域幅の場合に関し、この場合はシリコンに固定しないので、表は図５Ｂからのシミュレーション結果を繰り返し、他方、シミュレーションは、固定するよう保証された状態でＤＰＬＬを手動で初期化することができる。）Ｎサイクルジッタのシリコン測定は、電源カップリングによって引き起こされる付加的な確定的ノイズのために適応帯域幅及び固定の公称帯域幅の両方の場合に、より悪いが、（効果的に軽減され得るノイズを考慮して）期待される結果は、テストチップ測定を保つ。適応ＢＷによるＤＰＬＬは、固定の低帯域幅の場合に近く且つ固定の公称帯域幅よりも良い測定された単サイクルジッタを達成することができる。更に、適応ＤＰＬＬの場合は、他の２つの場合よりもずっと良い測定されたＮサイクルジッタを達成することができる。

当然、上記のＤＰＬＬはフィルタ２２０を有して表されているが、本発明はそのように限定されず、他のＤＰＬＬフィルタアーキテクチャ（例えば、比例−積分（ＰＩ（proportional-integral））ループフィルタ又は比例−積分−差分（ＰＩＤ（proportional-integral-differential））ループフィルタ）に適用する。これらのアーキテクチャは線形化技術を用いても又は用いなくてもよい。これらの考えにならって、本発明の実施形態に従うＤＰＬＬは、如何なる特定の用途にも限定されない。ＤＰＬＬは、一例を挙げると、例えば周波数合成、クロック回復、クロック逓倍、及びクロック再生等の幅広い用途を見出す。更に、本発明の実施形態は、デジタルロジックのクロッキングのために、高速Ｉ／Ｏの同期のために、及びＲＦ通信からのクロックの回復のために、高周波クロックを用いて多種多様な集積回路環境（例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、グラフィックプロセッサ、汎用プロセッサ等）で使用されてよい。

上記で、多数の具体的な詳細が挙げられてきた。しかし、本発明の実施形態はこれらの具体的な詳細の範囲外で実施されてよいことが理解される。他の例で、従来の回路、構造及び技術は、記載の理解を不明りょうにしないよう、詳細には示されていないことがある。この点を考慮して、「一実施形態」、「実施形態」、「実施例」、「様々な実施形態」等の参照は、そのように記載される本発明の実施形態が特定の特徴、構造又は特性を含みうるが、全ての実施形態が必ずしもその特定の特徴、構造又は特性を含むわけではないことを示す。更に、幾つかの実施形態は、他の実施形態について記載されている特徴の一部又は全てを有しても、又は有さなくてもよい。

上記及び特許請求の範囲で、次の語は下記のように解されるべきである。語「結合される（coupled）」及び「接続される（connected）」は、それらの派生語とともに、使用されてよい。当然、それらの語は互いの同義語として意図されない。むしろ、特定の実施形態で、「接続される」は、２又はそれ以上の要素が互いに直接的に物理的又は電気的に接触していることを示すために用いられる。「結合される」は、２又はそれ以上の要素が互いと連携し又は相互に作用するが、それらは直接的に物理的又は電気的に接触していても又はいなくてもよいことを示すために使用される。

語「ＰＭＯＳトランジスタ」はＰタイプの金属酸化膜半導体電界トランジスタをさし、同様に、「ＮＭＯＳトランジスタ」はＮタイプの金属酸化膜半導体電界トランジスタをさす。当然、語「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」又は「ＰＭＯＳトランジスタ」が使用されるときはいつでも、もともと別なふうに明示的に示されないかぎり、それらの語は典型的に使用されている。それらは、一例を挙げると、異なったＶＴ、材料タイプ、絶縁体厚さ、ゲート構造を有するデバイスを含む多種多様なＭＯＳデバイスを包含する。更に、具体的にＭＯＳ等を参照されない限り、語「トランジスタ」は他の適切なトランジスタタイプ、例えば接合型電界トランジスタ、バイポーラ接合トランジスタ、金属半導体ＦＥＴ、及び様々なタイプの３次元トランジスタ、ＭＯＳ、又は今日知られている又は未だ開発されてないものを含んでよい。

本発明は、記載されている実施形態に限定されず、添付の特許請求の範囲の技術的範囲内にある変形及び改良を伴って実施されてよい。例えば、当然、本発明は、全てのタイプの半導体集積回路（ＩＣ）チップによる使用に適用可能である。これらのＩＣチップの例には、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等があるが、これらに限られない。

また、当然に、図面の一部において、信号導線は線によって表されている。その一部は、更なる成分信号経路を示すようより太く、多数の構成信号経路を示すよう番号ラベルを有し、及び／又は、一次情報フロー方向を示すよう１又はそれ以上端部に矢印を有してよい。しかし、これは、限定的に解釈されるべきではない。むしろ、このような付加される詳細は、回路のより容易な理解を助けるよう、１又はそれ以上の実施例に関連して使用されてよい。表されるあらゆる信号線は、付加的な情報を有していようといまいと、多数の方向に進むことができ且つ何らかの適切な信号方式（例えば、差動対により実装されるデジタル若しくはアナログ線、光ファイバ線、及び／又はシングルエンド線）により実施されてよい１又はそれ以上の信号を実際に有してよい。

当然、サイズ／モデル／値、範囲の例が与えられることがあるが、本発明はこれらに限定されない。製造技術（例えば、写真撮影）は時間とともに成長するので、より小さいサイズのデバイスが製造され得ると期待される。更に、ＩＣチップ及び他の部品への従来の電力／接地接続は、例示及び議論の簡単化のために且つ本発明を不明りょうにしないよう、図中に示されていても又はいなくてもよい。更に、配置は、本発明を不明りょうにすることを回避するようまた、ブロック図の実施に関する詳述は本発明が実施されるプラットフォームに極めて依存する、すなわち、このような詳述は、十分に当業者の範囲内にあるべきであるという事実を考慮して、ブロック図形式で示されてよい。特定の詳細（例えば、回路）が本発明の実施例を記載するために挙げられる場合、当業者には明らかなように、本発明は、これらの特定の詳細の範囲外で、すなわち、その変形により実施されてよい。このように、本明細書で記載される実施形態は、限定ではなく例示として考えられるべきである。

１００ デジタル位相ロックループ（ＤＰＬＬ）
１１０ デジタル位相周波数検出器（ＰＦＤ）
１２０，２２０ デジタルフィルタ
１３０，２３０ フィルタ制御ユニット
１４０ デジタル制御発振器（ＤＣＯ）
１５０ １／Ｎ分周器
２３１ 位相インタープリタ
２３２〜２３４ 係数制御ブロック
２２１〜２２８ 論理演算ブロック

Claims (21)

1. 動的制御可能なフィルタを備えたＤＰＬＬを有し、
   前記フィルタは、ループにおいて十分に増大した位相エラーを確認する場合にループ帯域幅を増大させるよう、動作中に前記ループ帯域幅を変更する、チップ。
2. 前記ＤＰＬＬは全デジタルＰＬＬである、請求項１に記載のチップ。
3. 前記フィルタはインループ線形化技術を用いる、請求項１に記載のチップ。
4. 前記フィルタは、５又はそれ以上の係数によって特徴付けられるデジタルフィルタである、請求項３に記載のチップ。
5. 前記係数のうちの３又はそれ以上は制御可能に可変である、請求項４に記載のチップ。
6. ＤＰＬＬ帯域幅を制御するために前記制御可能に可変なフィルタ係数を制御するよう適応フィルタに結合されたフィルタ制御ユニットを有する、請求項５に記載のチップ。
7. 前記フィルタ制御ユニットは、前記ループ帯域幅が、低ジッタを保つ適切な低レベルにありながら、通常の位相ノイズ状態について十分な反応を提供する程十分に高いよう、前記制御可能に可変な係数を動的に調整する、請求項６に記載のチップ。
8. 前記フィルタは、当該フィルタにおいてドミナントゼロよりも少なくとも９倍大きいドミナントポールを有する、請求項１に記載のチップ。
9. 前記動的制御可能なフィルタの制御を通じてループ帯域幅を制御するフィルタ制御ユニットを有し、該制御ユニットは、位相エラーを特定する位相インタープリタを有する、請求項１に記載のチップ。
10. 前記位相インタープリタは、前記フィルタから得られる未加工の位相エラー値のスケーリングによって前記位相エラーを計算する、請求項９に記載のチップ。
11. 前記制御ユニットは、特定される位相エラーの変化に応答してループ帯域幅を制御するステップ関数を用いる、請求項９に記載のチップ。
12. 前記制御ユニットは、前記ループ帯域幅を、位相エラーの断続的な増大に応答して増大させて、通常の低レベルに戻るよう制御する、請求項９に記載のチップ。
13. 前記フィルタは、２又はそれ以上の係数によって特徴付けられるデジタルフィルタである、請求項１に記載のチップ。
14. 制御ユニットによって制御されるフィルタを有するデジタル位相ロックループ（ＤＰＬＬ）の制御ユニットで、前記ＤＰＬＬにおける位相エラーを特定するステップと、
    前記位相エラーが高すぎる場合、前記ＤＰＬＬが高帯域幅を有するよう前記フィルタを制御するステップと、
    前記位相エラーが高すぎない場合、前記ＤＰＬＬがより低い帯域幅を有するよう前記フィルタを制御するステップと
    を有する方法。
15. 前記位相エラーを特定するステップは、前記フィルタからのデータから位相エラーを計算するステップを有する、請求項１４に記載の方法。
16. 前記フィルタを高帯域幅のために制御するステップは、前記フィルタが前記位相エラーに比例する帯域幅レベルを提供するよう係数を調整するステップを有する、請求項１４に記載の方法。
17. 前記フィルタを制御するステップは、前記制御ユニット内で論理演算計算を用いてフィルタ係数を更新するステップを有する、請求項１４に記載の方法。
18. 少なくとも１つのデジタル位相ロックループ（ＤＰＬＬ）を有するプロセッサチップを有し、
    前記ＤＰＬＬは、
    可調制御可能なデジタルフィルタと、
    前記フィルタを制御することによって前記ＤＰＬＬの帯域幅を制御する制御ユニットと
    を有し、
    前記制御ユニットは、前記帯域幅を、許容可能な程度に低いジッタについては通常十分に低いレベルにあるように且つ十分な位相エラー増大に応答して一時的により高いレベルにあるように制御する、コンピュータシステム。
19. 情報がユーザに表示されるようにするディスプレイを有する、請求項１８に記載のコンピュータシステム。
20. 前記プロセッサチップ及び前記ディスプレイはポータブル無線装置の部分である、請求項１９に記載のコンピュータシステム。
21. 前記フィルタは４又はそれ以上の係数によって特徴付けられ、該係数のうちの少なくとも２又はそれ以上は前記制御ユニットによって動的に制御される、請求項１８に記載のコンピュータシステム。

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