CN102104377A - 自适应数字锁相环 - Google Patents

Abstract

一种自适应数字锁相环(DPLL)。在一些实施方式中，公开了具有动态可控滤波器的数字PLL，该动态可控滤波器用于响应于诸如相位误差之类的一个或多个实时性能参数来改变有效DPLL带宽。

Description

自适应数字锁相环

技术领域

本发明总体上涉及数字锁相环电路，尤其涉及环路带宽控制方法和电路。

附图说明

在附图中通过示例而非限制的方式示出了本发明的实施方式，其中，类似的参考标记指代类似的元素。

图1A是根据一些实施方式的具有自适应带宽的数字锁相环(DPLL)的图示。

图1B是根据一些实施方式示出了用于控制诸如图1A所示的DPLL中的带宽的例程的流程图。

图2是根据一些实施方式的用于诸如图1所示的DPLL这样的DPLL的带宽控制和滤波器模块的图示。

图3是示出了适用于与图2的BW控制单元一起使用的、示例性带宽(BW)控制值[C]水平与相位误差(PE)的关系的图形。

图4是示出了具有图1和图2中的BW控制单元和滤波器的DPLL的期望抖动的图形。

图5A是示出了具有不同BW实现的DPLL的仿真抖动和有效带宽的表格。

图5B是示出了具有不同BW实现的测试芯片DPLL的抖动和有效带宽的表格。

具体实施方式

许多现代的PLL(锁相环)电路采用模拟PLL来实现，模拟PLL对制造工艺敏感，尤其是具有涉及更小晶体管部件的工艺的制造工艺。因此，数字PLL(所有和/或部分为数字)正得到更广泛的使用。然而，令人遗憾的是，诸如数字相位频率检测器(DPFD)和数控振荡器(DCO)这样的数字PLL功能单元具有其自身的缺点，例如它们将量化噪声引入到环路中。这些和其他的噪声源会恶化输出时钟的相位噪声和抖动性能。

本文公开了用于解决这些问题的方法。在一些实施方式中，数字PLL与动态可控滤波器一起使用，以便响应于诸如相位误差这样的一个或多个实时性能参数来改变有效DPLL带宽。当不需要高带宽时，可控制其处于相对低的水平，从而降低输出时钟的抖动。另一方面，当需要高带宽时，例如当环路中的相位误差高时，可控制滤波器来提供相对高的环路带宽以使得该环路更能响应于跟踪参考时钟。

图1A示出了数字(在该实例中为全数字的)锁相环100的一个示例。DPLL 100包括数字相位频率检测器(PFD)110、数字滤波器120、用于数字滤波器120的滤波器控制模块130、数控振荡器140以及分频器(divider)150。

通过主动地将反馈时钟的相位和频率固定到参考时钟，DPLL 100提供了稳定的输出时钟。DCO 140产生离散的输出频率集。对于来自DCO 140的每N个时钟周期，1/N分频器150产生一个反馈时钟周期。如果反馈时钟的相位偏离了参考时钟的相位，则PFD 110将产生正比于相位误差的量化输出(一个或多个比特的数字值，取决于环路和/或PFD中所使用的比特分辨率)。然后，PFD 110的输出经由数字滤波器120对DCO 140的频率进行校正。

为了使用有效的拉普拉斯域线性模型，DPLL可使用线性化技术，诸如参考时钟颤动(dithering)或∑-Δ(sigma-delta)调制。通过使用这种线性化技术，数字滤波器120可使用M个可调滤波器系数(K₁、K₂、…、K_M)的组合来实现稳定零点和适当布置的极点。与PFD 110的增益和DCO 140的增益一起，这些滤波器系数将通常确定DPLL 100的开环特性和闭环特性。通常，重要的闭环特性包括带宽和抖动尖峰。然而，即使DPLL 100已经被线性化，量化噪声仍可能存在于DPLL 100环路中，并且通过数字滤波器120馈送的噪声恶化了DCO 140的相位噪声和抖动。

另外参考图1B，其示出了用于通过使用滤波器控制单元120来控制滤波器130的方法。在131处，控制单元识别环路中的(在数字反馈与参考时钟信号之间的)相位误差。可从滤波器120获取PE信息，滤波器120可与控制单元130共享滤波器120的内部状态信息(诸如频率和相位误差)。可替换地，控制单元130可从PFD或者DPLL中的一些其他适当的源获取PE数据。它可以识别已经被处理的、可由控制单元130使用的值，或者它可以处理数据本身以识别适当的PE值。(注意，本文所使用的PE涵盖相位误差、频率误差和/或其他参数，以及这些参数的任意适当的组合，这些参数指示了在使输出时钟跟踪参考时钟时的PLL误差。)

在132处，控制单元130确定是否PE是高的。考虑到一种或各种不同的因素，可以以任何适当的方式来进行该确定。例如，可以使用以数字逻辑实现的静态或动态衡量。如果确定PE不高，则在134处，控制单元130控制滤波器120以提供相对低的BW。控制单元130根据PE来调整或保持参数(K₁、K₂、…、K_M)，以控制DPLL环路带宽(BW)：(i)足够高，结合环路中平均的期望(或观察到的)噪声水平来提供足够精确的跟踪；以及(ii)足够小，使得DPLL不导致过多的抖动同时保持抖动尖峰。

另一方面，在132处，如果确定PE是高的，则在133处，控制单元130控制滤波器提供相对高的环路BW，并且例程返回131处以再次识别PE值。这样，在瞬时高的频率和/或相位误差水平的情况下，控制单元130通过设置更高的环路带宽而保持了稳定性。由于滤波器120的数字特性，所以能够以高达滤波器的采样(或时钟)频率的速度来动态地改变带宽。

图2示出了适于在图1的DPLL环路中使用的示例性滤波器控制单元230和滤波器220。控制单元230包括用于识别(计算、估计、接收和/或类似操作)当前PE值的相位解释器231以及系数控制模块232至234。相位解释器231识别环路中的相位误差(PE)，而系数控制模块更新要改变的K个系数，如特定设计所规定的那样。如图所示的配置，滤波器220包括算法逻辑模块221至228(积分器、乘法器、加法器等)，以根据下面呈现的方程式来实现滤波器。

滤波器使用环路内线性化技术，并用五个滤波器系数[K₁、K₂、K₃、K₄、K₅]来表征。(当然，可以使用任何适合的滤波器配置。本领域技术人员将意识到，存在着在该环境中能够满足要求的许多不同的滤波器设计组合，例如或多或少的系数、极点/零点组合等，以提供足够的、动态可调的环路带宽，并且同时不会引起不稳定性。)

该DPLL 220的开环系统响应可由下面的方程式来描述：

$H_{\mathrm{ol}}\left(s\right)=K_{\mathrm{ol}}\frac{s+{\mathrm{\ω}}_z}{s^2(s+{\mathrm{\ω}}_p)}$

$K_{\mathrm{ol}}=\frac{K_1{K}_3{K}_5}{2\mathrm{\πN}}$

${\mathrm{\ω}}_p=\frac{K_2{K}_5}{2\mathrm{\πN}}$

${\mathrm{\ω}}_z=\frac{K_4}{K_3}$

其中，H_ol是开环转移函数；K_ol是开环增益；ω_p是极点频率；ω_z是零点频率。注意，H_ol、K_ol、ω_p和ω_z中的每一个也是一个或多个滤波器系数(K₁、K₂、K₃、K₄和K₅)的函数。

控制模块230动态地调整滤波器220的可调系数，以将环路带宽减少(或保持)到适当低的水平，从而保持合理的低抖动，并同时使环路带宽足够高以在稳态工作条件下提供适当低的相位噪声(跟踪响应)(例如，平均期望相位噪声)。在该示例中，抖动尖峰正比于K₂×K₃×K₅；带宽正比于K₂×K₅；并且在滤波器220的输入和输出之间的抖动馈通也正比于K₂×K₅。在该特定的数字滤波器结构中，相位误差正比于第一积分器222的输出。在一些实施方式中，为确保稳定性，对极点和零点进行选择，以便极点频率(ω_p)至少是零点频率(ω_z)的九倍。

在一些实施方式中，一旦在每个控制时钟周期(用于驱动所述控制模块以及可能的滤波器模块的时钟，例如，参考时钟可用作该控制时钟)期间，控制模块230便基于相位误差以及滤波器参数的现有值，将现有的K₂、K₃和K₅值更新为一些新的K₂′、K₃′和K₅′值。(当然，取决于可用的资源和性能目标，可以以更高或更低的频率更新诸如PE的值和输出的K个参数值。)相位解释器231收集在第一积分器222的输出处的原始相位误差以及来自每个控制模块CONTROL K₂232、CONTROL K₃233和CONTROL K₅234的参数的当前值，以识别(例如，计算、估计等)新的PE值。(注意，在该示例中，K₁和K₄的值是固定的，因此这些值总是被相位解释器231所知晓)。在一些实施方式中，相位解释器231通过用滤波器的当前增益(如由当前系数值所给出)对原始相位误差进行缩放，来计算真实的相位误差。

在一些实施方式中，为了实现图1B中所呈现的滤波器控制例程以及为了保持DPLL 100的稳定性和线性，控制单元230使用与所确定的相位误差PE逆相关的值[C]来计算并更新可调的K个系数。可将任何适当的函数用于作为PE的函数的C。一个适当的相关、阶跃函数如图3中的图形所示。

在一些实施方式中，CONTROL K₃模块233调整K₃，以便K₃′←K₃×C；CONTROL K₂模块232调整K₂，以便K₂′←K₂×C²；以及CONTROL K₅模块234调整K₅，以便K₅′←K₅÷C³，其中C大于1并随着当前相位误差逆向变化。在使用图3中的C函数的示例中，使用了下行、阶跃函数，然而，可使用任何期望的函数。

随着相位误差的减小，该自动调整将环路带宽和抖动动态地减小到1/C，因为这两者都正比于K₂×K₅。抖动尖峰保持不变，因为它正比于K₂×K₃×K₅。在给定的总噪声水平(其通常取决于量化噪声)的情况下，这提供了最佳的抖动性能。

应当意识到，这种控制模块230的使用不需要给现有的滤波器结构增加明显的功率或面积。在一些实现中，相位解释器231、CONTROL K₂模块232、CONTROL K₃模块233和CONTROL K₅模块234会增加少于5％的功率和面积，这是因为使用诸如移位-相加运算等之类的相对简单的数字逻辑单元能够容易地实现乘法。

如本文所描述的，采用动态BW调整，由环路能够校正相位误差的最大速度确定了有效DPLL环路带宽(即，根据给定设计，由滤波器控制单元和滤波器所指定的最大允许带宽)，即使对于其大部分操作而言该环路不需要处于该带宽。虽然瞬时环路带宽被减小到1/C，但最大环路带宽(C＝1时)本质上是有效环路带宽，因为控制模块230可调整所述参数以在需要时快速地校正大的相位误差。这在图4中示出，图4示出了滤波器控制单元如何能够保持大的有效环路带宽同时减小抖动。该图不代表测量值或仿真结果(测量值或仿真结果在图5的表格中示出)。相反地，图4是用于说明使用控制单元和自适应滤波器的动机的图示。该图在y轴上标绘出了抖动幅度，该抖动幅度随着x轴上的输出时钟周期的数目而累积。该图假设量化噪声相比于其他噪声源占主导地位，在DPLL中这是有代表性的。图4中所标绘的三条线表示针对具有图2中的滤波器实现220的三种不同的DPLL结构(固定的低BW、固定的标称BW和自适应BW)，因量化噪声而导致的输出时钟的累积抖动。

如图4所示，在低数目的周期(高频率的量化噪声)处，抖动以斜率1增加，因为DPLL不能在高于DPLL带宽的频率处校正量化噪声。在更高数目的周期(量化噪声的频率位于DPLL带宽内)处，DPLL对量化噪声进行校正，量化噪声稳定在N周期抖动水平处。因此，在DPLL中，带宽影响了单周期抖动馈通和N周期抖动两者。对于特定滤波器中给定的带宽范围而言，滤波器控制单元和自适应滤波器使得单周期抖动和N周期抖动都能够处于期望的水平。

图5A和图5B示出了针对三种不同DPLL BW情况的仿真和测量的性能参数的表格，其中，三种不同DPLL BW情况为：低BW、标称BW以及自适应BW(能够在低BW和标称BW之间变化)。图5A中的表格示出了三种DPLL BW情况的仿真的抖动和有效带宽。如所期望的，具有自适应带宽的DPLL的单周期抖动接近于固定的低带宽情况中的单周期抖动，并优于固定的标称带宽情况中的单周期抖动。另外，自适应BW DPLL比其他两种情况获得了好得多的N周期抖动。

图5B的表格示出了标称和自适应DPLL情况中的抖动和有效带宽的测试芯片测量值。(对于低固定带宽的情况而言，该表格重复来自图5B的仿真结果，因为这种情况不能锁定于硅中，而仿真则可人为地将DPLL初始化在保证锁定的状态中。)由于电源耦合所引起的额外确定性噪声，自适应带宽情况和固定标称带宽情况中的N周期抖动的硅测量值都变差了，但是对于测试芯片测量值而言确实保持了期望的结果(考虑了可被有效解决的噪声)。具有自适应BW的DPLL可获得接近于固定低带宽情况中的测量单周期抖动、并优于固定标称带宽情况中的测量单周期抖动的测量单周期抖动。另外，自适应DPLL情况可获得比其他两种情况好得多的测量N周期抖动。

应当意识到，虽然上面描述的DPLL具有滤波器220，但是本发明并不局限于此，而是可应用于其他DPLL滤波器结构(例如，比例-积分环路滤波器或比例-积分-差分环路滤波器)，这些其他DPLL滤波器结构可以使用或不使用线性化技术。根据这些思路，根据本发明实施方式的DPLL不局限于任何特定的应用。DPLL可实现广泛的各种应用，例如频率合成、时钟恢复、时钟倍增以及时钟再生，这里只是提到一小部分。另外，创造性的实施方式可应用于使用高频时钟的许多不同的集成电路环境(例如，专用集成电路、现场可编程门阵列、图像处理器、通用处理器等)中，例如用于时钟数字逻辑、用于同步高速I/O以及用于从RF通信恢复时钟。

在前面的描述中，已经呈现了许多具体细节。然而，应当理解，可在没有这些具体细节的情况下实现本发明的实施方式。在其他实例中，没有详细示出公知的电路、结构和技术，以便不模糊对所述描述的理解。记住，对“一个实施方式”、“实施方式”、“示例性实施方式”、“各种实施方式”等的引用表示如此描述的本发明的实施方式可包括特定的特征、结构或特性，但并非每个实施方式都必须包括这些特定的特征、结构或特性。另外，一些实施方式可具有针对其他实施方式所描述的一些、所有特征或者不具有针对其他实施方式所描述的特征。

在前面的描述和所附的权利要求书中，下面的术语应当以如下方式进行解释：可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语并非意于作为彼此的同义词。相反地，在特定的实施方式中，“连接”用于表明两个或更多的元件互相直接地物理接触或者电接触。“耦合”用于表明两个或更多的元件相互协作或相互作用，但它们可以直接地物理或电接触，也可以不直接地物理或电接触。

术语“PMOS晶体管”指的是P型金属氧化物半导体场效应晶体管。类似地，“NMOS晶体管”指的是N型金属氧化物半导体场效应晶体管。应当意识到，当使用术语“MOS晶体管”、“NMOS晶体管”或“PMOS晶体管”时，除非以其他方式由它们使用的特性明确地指明或指定，否则它们都将以示例性的方式进行使用。它们涵盖不同种类的MOS器件，包括具有不同VT、材料类型、绝缘层厚度、栅结构的器件，这里只是提到一小部分。而且，除非特定地被称为MOS或类似术语，否则术语晶体管可包括其他适当的晶体管类型，例如，结型场效应晶体管、双极-结型晶体管、金属半导体FET以及各种类型的三维晶体管、MOS或其他目前已知的或还未开发出的晶体管。

本发明并不局限于所描述的实施方式，而是可使用所附权利要求的精神和范围内的修改和变形来实施。例如，应当意识到，本发明适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等。

还应当意识到，在某些附图中，信号导线用线来表示。一些可能更粗的线用于表示具有更多组分的信号路径，可能具有数字标号以表明若干个组分信号路径，和/或可能在一端或更多端具有箭头以表明主要的信息流向。然而，这不应当被解释为是限制性的。相反地，可结合一个或多个示例性实施方式来使用这些添加的细节，以便更容易地理解电路。任何所描绘的信号线，无论是否具有附加信息，都可实际地包括可在多个方向上传播的一个或多个信号，以及可用任何适当类型的信号方案来实现，例如，使用差分对实现的数字或模拟线、光纤线和/或单端线。

应当意识到，可以给定示例性尺寸/模型/值/范围，但本发明并不限于此。当制造技术(例如，光刻)随着时间而成熟时，期望能够制造出更小尺寸的器件。此外，出于说明和讨论简化以及不模糊本发明的目的，在附图中可以示出或不示出到IC芯片和其他部件的公知电源/地连接。另外，为了避免模糊本发明以及鉴于与框图布置的实现相关的细节高度依赖于在其中实现本发明的平台，即这些细节应当很好地位于本领域技术人员的知识范围内，可以以框图形式示出所述布置。虽然阐述了具体细节(例如，电路)以描述本发明的示例性实施方式，但是对本领域技术人员而言显而易见的是，可在没有这些具体细节或采用这些具体细节的变化形式的情况下来实施本发明。因此，该描述应当被认为是说明性的而非限制性的。

Claims (21)

1.一种芯片，包括：

具有动态可控滤波器的DPLL，所述动态可控滤波器用于当PLL工作时改变环路带宽，以在识别到所述环路中的显著增加的相位误差时增加所述带宽。

2.根据权利要求1所述的芯片，其中，所述DPLL是全数字PLL。

3.根据权利要求1所述的芯片，其中，所述滤波器采用环路内线性化技术。

4.根据权利要求3所述的芯片，其中，所述滤波器是由五个或更多个系数所表征的数字滤波器。

5.根据权利要求4所述的芯片，其中，所述系数中的三个或更多个系数是可控可变的。

6.根据权利要求5所述的芯片，其包括耦合到所述自适应滤波器的滤波器控制单元，以控制所述可控可变的滤波器系数来控制DPLL带宽。

7.根据权利要求6所述的芯片，其中，所述滤波器控制单元动态地调整所述可控可调的系数，使得所述环路带宽处于适当低的水平以保持低抖动，但又足够高以为标称相位噪声状况提供足够的响应。

8.根据权利要求1所述的芯片，其中，所述滤波器具有至少是所述滤波器中的主零点的九倍的主极点。

9.根据权利要求1所述的芯片，其包括滤波器控制单元，以通过控制所述动态可控滤波器来控制环路带宽，所述控制单元具有相位解释器来识别相位误差。

10.根据权利要求9所述的芯片，其中，所述相位解释器通过对从所述滤波器获得的原始相位误差值进行缩放来计算所述相位误差。

11.根据权利要求9所述的芯片，其中，所述控制单元使用阶跃函数来响应于所识别的相位误差的改变来控制环路带宽。

12.根据权利要求9所述的芯片，其中，所述控制单元响应于相位误差的间歇性增加来控制所述BW增加，并然后回到正常的低水平。

13.根据权利要求1所述的芯片，其中，所述滤波器是由两个或更多个系数所表征的数字滤波器。

14.一种方法，包括：

在具有由控制单元控制的滤波器的数字锁相环(DPLL)的所述控制单元中，识别所述DPLL中的相位误差；

如果所述相位误差太高，则控制所述滤波器以使所述DPLL具有高的带宽；以及

如果所述相位误差不太高，则控制所述滤波器以使所述DPLL具有较低的带宽。

15.根据权利要求14所述的方法，其中，识别相位误差包括根据来自所述滤波器的数据计算相位误差。

16.根据权利要求14所述的方法，其中，控制所述滤波器以获得高的带宽包括调整所述滤波器的系数以提供正比于所述相位误差的带宽水平。

17.根据权利要求14所述的方法，其中，控制所述滤波器包括在所述控制单元中使用算法逻辑计算来更新滤波器系数。

18.一种计算系统，包括：

具有至少一个数字锁相环(DPLL)的处理器芯片，该处理器芯片包括：

可调可控数字滤波器；以及

控制单元，用于通过控制所述滤波器来控制所述DPLL的带宽，所述控制单元控制所述带宽通常处于足够低的水平以获得可接受的低抖动，以及响应于显著的相位误差增加而临时处于较高的水平。

19.根据权利要求17所述的系统，其中，该系统包括用于将信息显示给用户的显示器。

20.根据权利要求19所述的系统，其中，所述处理器和显示器是便携式无线设备的一部分。

21.根据权利要求18所述的系统，其中，所述滤波器可由四个或更多个系数来表征，其中，所述系数中的至少两个系数由所述控制单元动态地控制。

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