KR101250123B1 - 적응형 디지털 위상 고정 루프 - Google Patents

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KR101250123B1
KR101250123B1 KR1020100129415A KR20100129415A KR101250123B1 KR 101250123 B1 KR101250123 B1 KR 101250123B1 KR 1020100129415 A KR1020100129415 A KR 1020100129415A KR 20100129415 A KR20100129415 A KR 20100129415A KR 101250123 B1 KR101250123 B1 KR 101250123B1
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Abstract

일부 실시예들에서, 디지털 PLL이 위상 에러와 같은 하나 이상의 실시간 성능 파라미터들에 응답하여 효과적 DPLL 대역폭을 변화시키기 위해 동적으로 제어가능한 필터로 개시되었다.

Description

적응형 디지털 위상 고정 루프{ADAPTIVE DIGITAL PHASE LOCKED LOOP}
본 발명은 일반적으로 디지털 위상 고정 루프 회로에 관한 것이며, 구체적으로는, 루프 대역폭 제어 방법 및 회로에 관한 것이다.
유사한 참조번호가 유사한 구성요소를 가리키는 첨부한 도면들에서, 본 발명의 실시예들이 제한적이 아닌, 예시적으로 설명되었다.
도 1a는 일부 실시예들에 따라 적응형 대역폭을 갖는 디지털 위상 고정 루프(DPLL)의 도이다.
도 1b는 일부 실시예들에 따라 도 1a에 도시된 것과 같은 DPLL의 대역폭을 제어하는 루틴을 도시하는 흐름도이다.
도 2는 일부 실시예들에 따라 도 1의 DPLL과 같은 DPLL을 위한 대역폭 제어 및 필터 블록의 도이다.
도 3은 도 2의 대역폭(BW) 제어 유닛과의 사용에 적합한, 예시적인 BW 제어 값[C] 레벨 대 위상 에러(PE)를 도시하는 그래프이다.
도 4는 도 1 및 도 2의 BW 제어 유닛 및 필터를 갖는 DPLL에 대해 예상되는 지터를 도시하는 그래프이다.
도 5a는 상이한 BW 구현들을 갖는 DPLL들에 대해 시뮬레이트된 지터 및 유효 대역폭들을 도시하는 표이다.
도 5b는 상이한 BW 구현들을 갖는 테스트 칩 DPLL들에 대한 지터 및 유효 대역폭들을 도시하는 표이다.
많은 현행의 PLL(위상 고정 루프) 회로들이, 제조 프로세스들, 특히 매우 작은 트랜지스터 피처들을 포함하는 프로세스들에 민감할 수 있는, 아날로그 PLL들을 사용하여 구현된다. 따라서, 디지털 (전체적으로 및/또는 부분적으로 디지털인) PLL들이 더 넓게 사용된다. 그러나, 불행히도, 디지털 위상-주파수 검출기들(DPFDs)과 디지털로 제어되는 오실레이터들(DCOs)과 같은 디지털 PLL 기능 유닛들은 루프로의 양자화 노이즈의 도입과 같은 그것들 자체의 단점을 갖는다. 이러한 그리고 그 외의 노이즈 소스들은 출력 클록의 위상 노이즈 및 지터 성능을 떨어트릴 수 있다.
이러한 문제들을 시정하는 방법들이 본원에서 개시된다. 일부 실시예들에서, 디지털 PLL은 위상 에러와 같은 하나 이상의 실시간 성능 파라미터들에 응답하여 유효 DPLL 대역폭을 변화시키기 위해 동적으로 제어가능한 필터와 함께 사용된다. 높은 대역폭이 필요하지 않을 때, 그것은 상대적으로 낮은 레벨로 제어될 수 있고, 그로 인해 출력 클록의 지터를 감소시킨다. 반면에, 예를 들면, 루프의 위상 에러가 높을 때와 같이, 높은 대역폭이 요구될 때, 필터는 루프를 더 빠르게 반응시켜 기준 클록을 트랙킹하기 위해 상대적으로 높은 루프 대역폭을 제공하도록 제어될 수 있다.
도 1a는 디지털(이 경우에서는 전체적으로 디지털인) 위상 고정 루프(100)의 일례를 도시한다. DPLL(100)은 디지털 위상-주파수 검출기(PFD)(110), 디지털 필터(120), 디지털 필터(120)에 대한 필터 제어 블록(130), 디지털로 제어되는 오실레이터(140), 및 분할기(150)를 포함한다.
DPLL(100)은 기준 클록으로 피드백 클록의 위상 및 주파수를 능동적으로 고정함으로써 안정적인 출력 클록을 제공한다. DCO(140)는 출력 주파수들의 개별 세트를 제공한다. 1/N 분할기(150)는 DCO(140)로부터 매 N 클록 사이클마다 일 피드백 클록 사이클을 생성한다. 피드백 클록의 위상이 기준 클록의 위상에서 벗어난다면, PFD(110)는 위상 에러에 비례하는 양자화된 출력(루프 및/또는 PFD 내에서 사용되는 비트 분해능에 따른, 하나 이상의 비트들의 디지털 값)을 생성할 것이다. 그리고 PFD(110)로부터의 출력은 디지털 필터(120)를 거쳐 DCO(140)의 주파수에 대한 수정을 유도한다.
유효 라플라시안(Laplacian)-도메인 선형 모델을 사용하기 위해, DPLL은 기준 클록 디더링(dithering) 또는 시그마-델타 변조와 같은, 선형화 기술들을 사용할 수 있다. 그러한 선형화 기술들로, 디지털 필터(120)는 M개의 조정 가능한 필터 계수들(K1, K2, ... KM)의 조합으로 안정화 영점들 및 적절히 위치한 극점들을 구현할 수 있다. PFD(110)의 게인 및 DCO(140)의 게인과 함께, 이러한 필터 계수들은 DPLL(100)의 개방 루프 특성 및 폐쇄-루프 특성을 일반적으로 결정할 것이다. 통상적으로 중요한 폐쇄-루프 특성은 대역폭 및 지터 피킹(peaking)을 포함한다. 그러나, DPLL(100)이 선형화되었을 때에도, 양자화 노이즈는 여전히 DPLL(100) 루프 내에 존재하기 쉽고, 디지털 필터(120)를 통과하는 노이즈는 DCO(140)의 위상 노이즈 및 지터를 떨어트린다.
도 1b를 추가적으로 참조하면, 필터 제어 유닛(120)을 이용하여 필터(130)를 제어하는 방법이 설명된다. 단계 131에서, 제어 유닛은 루프내의 (디지털 피드백과 기준 클록 신호 사이의) 위상 에러를 식별한다. PE 정보는 제어 유닛(130)과 (주파수 및 위상 에러와 같은) 자신의 내부 상태 정보를 공유할 수 있는 필터(120)로부터 취득될 수 있다. 이와 달리, 제어 유닛(130)은 PFD 또는 DPLL내의 또다른 적합한 소스로부터 PE 데이터를 취득할 수 있다. 그것은 제어 유닛(130)에 의한 사용을 위해 이미 처리된 값을 식별할 수 있고, 또는 그것은 적절한 PE 값을 식별하도록 데이터 자체를 처리할 수 있다. (본원에서 사용된 PE는 기준 클록으로 출력 클록을 트랙킹하는 것에 있어서 PLL 에러를 가리키는 위상 에러, 주파수 에러, 및/또는 그외 파라미터들, 및 그것들의 임의의 적절한 조합들을 포함한다는 것에 유의하여야 한다.)
단계 132에서, 제어 유닛(130)은 PE가 높은지를 판단한다. 이 판단은 하나 또는 다수의 상이한 요소들을 고려하여, 적절한 방법으로 행해질 수 있다. 예를 들면, 디지털 로직으로 구현된, 정적 또는 동적 스케일이 사용될 수 있다. PE가 높지 않은 것으로 판단되면, 단계 134에서, 제어 유닛(130)은 상대적으로 낮은 BW를 제공하도록 필터(120)를 제어한다. 제어 유닛(130)은 DPLL 루프 대역폭(BW)을 (i) 충분히 정확한 트랙킹을 제공하도록 루프내의 평균 예상 (또는 관찰) 노이즈 레벨과 관련하여 충분히 높게, 그리고 (ii) 지터 피킹을 유지하면서 DPLL이 초과 지터를 발생시키지 않도록 충분히 작게 제어하도록 PE에 따라 파라미터들(K1, K2, ... KM)을 조정 또는 유지한다.
한편, 단계 132에서, PE가 높은 것으로 판단된다면, 단계 133에서, 제어 유닛(130)은 상대적으로 높은 루프 BW를 제공하도록 필터를 제어하고, 루틴은 PE 값을 식별하는 단계 131로 다시 돌아간다. 이 방법으로, 제어 유닛(130)은 순간의 높은 주파수 및/또는 위상 에러 레벨의 경우에 더 높은 루프 대역폭을 설정함으로써 안정성을 유지한다. 필터(120)의 디지털 특성 때문에, 대역폭은 필터에 대한 샘플링(또는 클로킹) 주파수에 달하는 속도로 동적으로 변할 수 있다.
도 2는 도 1의 DPLL 루프에서의 사용에 적합한 예시적인 필터 제어 유닛(230) 및 필터(220)를 도시한다. 제어 유닛(230)은 현재 PE 값을 식별(계산, 추정, 수신 및/또는 기타)하는 위상 분석기(231)와 계수 제어 블록들(232~234)을 포함한다. 위상 분석기(231)는, 특정 설계에 의해 명시된 바와 같이, 계수 제어 블록들이 서로 다른 K 계수들을 업데이트하는 동안 루프내의 위상 에러(PE)를 식별한다. 필터(220)는, 하기 나열된 등식들에 따라 필터를 구현하는, 도시된 바와 같이 구성된, 연산 로직 블록들(221~228)(적분기, 곱셈기, 덧셈기 등)을 포함한다.
필터는 루프내 선형화 기술을 활용하고 5개의 필터 계수들[K1, K2, K3, K4, K5]로 특성화된다. (물론, 임의의 적절한 필터 구성이 사용될 수 있다. 당업자들은 적절하고, 동적으로 조정가능한 루프 대역폭을 제공하고, 동시에, 불안정을 초래하지 않는 맥락에서 만족시킬 수 있는, 예를 들면, 더 많은 또는 적은 계수들, 극점/영점 조합들 등과 같은, 필터 설계의 수많은 상이한 조합들이 있다는 것을 이해할 것이다.)
이 DPLL(220)의 개방 루프 시스템 응답은 다음의 등식들로 설명될 수 있다.
Figure 112010083182210-pat00001
여기서 Hol은 개방 루프 전달 함수이고; Kol은 개방 루프 게인이고,
Figure 112010083182210-pat00002
은 극점 주파수,
Figure 112010083182210-pat00003
은 영점 주파수이다. Hol, Kol,
Figure 112010083182210-pat00004
,
Figure 112010083182210-pat00005
각각은 또한 필터 계수들(K1, K2, K3, K4, K5)의 하나 이상의 함수이기도 하다.
제어 블록(230)은 합리적으로 낮은 지터를 유지하기 위해 적절히 낮은 레벨로, 동시에, 안정적 상태의 동작 조건(예를 들면, 평균 예상 위상 노이즈) 하에 적절히 낮은 위상 노이즈(트랙킹 응답)를 제공하기 위해 충분히 높게, 루프 대역폭을 감소(또는 유지)시키도록 필터(220)의 조정가능한 계수를 동적으로 조정한다. 이러한 예에서, 지터 피킹은 K2×K3×K5에 비례하고, 대역폭은 K2×K5에 비례하고, 필터(220)의 입력과 출력 사이에서 공급되는 지터는 또한 K2×K5에 비례한다. 이러한 특별한 디지털 필터 아키텍처에서, 위상 에러는 제1 적분기(222)의 출력에 비례한다. 일부 실시예들에서, 안정성을 보장하기 위해, 극점 주파수(
Figure 112010083182210-pat00006
)가 영점 주파수(
Figure 112010083182210-pat00007
)보다 적어도 9배는 크도록 극점들 및 영점들이 선택된다.
일부 실시예들에서, 매 제어 클록 사이클 동안마다(예를 들면, 기준 클록이 이러한 제어 클록에 대해 사용될 수 있는 것처럼 제어 및 필터 블록들과 같은 것을 구동하는 데에 사용되는 클록), 제어 블록(230)은 위상 에러 및 필터 파라미터들의 현행 값들에 기초하여 현행 값들인 K2, K3, K5를 일부 새로운 값들인 K2', K3', K5'로 업데이트한다. (물론, PE 및 출력 K 파라미터 값들과 같은 값들은 사용가능한 리소스들 및 성능 목적에 따라, 더 또는 덜 빈번하게 업데이트될 수 있다.) 위상 분석기(231)는 제1 적분기(222)의 출력에서의 원(raw) 위상 에러 및 각각의 제어 블록들 제어 K2(232), 제어 K3(233), 및 제어 K5(234)로부터의 파라미터들의 현재 값들을 수집하여 새로운 PE 값을 식별(예를 들면, 계산, 추정 등)한다. (이러한 예에서, K1 및 K4의 값들이 고정되어, 이것들이 항상 위상 분석기(231)에 의해 알려진다는 것을 유의해야 한다.) 일부 실시예들에서, 위상 분석기(231)는 현재 계수 값들에 의해 주어진, 필터의 현재 게인에 의해 원 위상 에러를 스케일함으로써 진(true) 위상 에러를 연산한다.
일부 실시예들에서, 도 1b에 나열된 필터 제어 루틴을 구현하기 위해, 그리고 DPLL(100)의 안정화 및 선형화를 유지하기 위해, 제어 유닛(230)은 결정된 위상 에러 PE와 역으로 연관된 값[C]을 사용하여 조정가능한 K 계수들을 계산하고 업데이트한다. 임의의 적합한 함수는 PE의 함수로, C에 대해 사용될 수 있다. 하나의 적합한 상관관계, 계단식 함수는 도 3의 그래프로 설명된다.
일부 실시예들에서, 제어 K3 블록(233)은 K3'←K3×C가 되도록 K3을 조정하고; 제어 K2 블록(232)은 K2'←K2×C2가 되도록 K2를 조정하고; 제어 K5 블록(234)은 K5'←K5 ÷C3가 되도록 K5를 조정하고, 여기서 C는 1보다 크고 현재 위상 에러에 역으로 변한다. 도 3의 C 함수를 사용한 예로, 임의의 바람직한 함수가 사용될 수 있지만, 하강하며 진행하는 계단식 함수가 사용되었다.
위상 에러가 감소함에 따라, 자동 조정은 루프 대역폭과 지터 모두를 둘 다 K2×K5에 비례하기 때문에 C의 인수에 의해 동적으로 감소시킨다. 지터 피킹은 그것이 K2×K3×K5에 비례하기 때문에 일정하게 유지된다. 이것은 (통상적으로 양자화 노이즈에 의해 좌우되는) 주어진 전체 노이즈 레벨에서 최상의 지터 성능을 제공한다.
이 제어 블록(230)의 사용이 현존 필터 아키텍처에 커다란 전력 또는 면적을 더할 필요가 없다는 것이 이해될 것이다. 위상 분석기(231), 제어 K2 블록(232), 제어 K3 블록(233), 및 제어 K5 블록(234)은 곱셈들이 쉽게 시프트-및-덧셈 동작 등과 같은 상대적으로 간단한 디지털 로직 유닛들을 사용하여 쉽게 구현될 수 있기 때문에, 일부 구현들에서, 5%보다 적게 전력과 면적을 증가시킬 수 있다.
동적 BW 조정으로, 본원에서 설명된 바와 같이, 루프가 그것의 동작의 대부분에서 이 대역폭에 있을 필요가 없더라도, 유효 DPLL 루프 대역폭은 루프가 위상 에러들을 수정할 수 있는 최대의 속도(즉, 주어진 설계에 따라 필터 제어 유닛과 필터로 지시된 최대 허용 대역폭)로 판단된다. 순간 루프 대역폭이 C의 인수에 의해 감소되지만, 제어 블록(230)이 필요할 때 큰 위상 에러들을 빠르게 수정하도록 파라미터들을 조정할 수 있기 때문에, (C=1인) 최대 루프 대역폭은 필수적으로 유효 루프 대역폭이다. 이것은 필터 제어 유닛이 어떻게 지터를 감소시키면서 큰 유효 루프 대역폭을 유지할 수 있는지를 가리키는 도 4에서 설명된다. 이 도면은 측정치 또는 시뮬레이션 결과(도 5의 표에서 도시됨)를 나타내지 않는다. 그것보다는, 이것은 제어 유닛 및 적응형 필터를 사용하기 위한 동기를 증명해 보이도록 의도된 도이다. 그것은 x-축 상의 출력 클록 사이클들의 수만큼 축적된 지터의 크기를 y-축 상에 그린다. 도면은 DPLL에서 통상적인 것처럼, 양자화 노이즈가 다른 노이즈 소스들을 압도하는 것으로 가정한다. 도 4에 도시된 3개의 라인들은 도 2의 필터 구현(220)을 갖는 3개의 상이한 DPLL 아키텍처들(고정형 낮은 BW, 고정형 일반 BW, 적응형 BW)에 대해 양자화 노이즈로 인한 출력 클록의 축적된 지터를 나타낸다.
도 4에 나타난 바와 같이, 사이클들의 횟수가 적을 때에는(양자화 노이즈의 높은 주파수들), 지터는 DPLL이 DPLL 대역폭보다 높은 주파수에서는 양자화 노이즈에 대해 수정을 할 수 없기 때문에 기울기 1로 증가한다. 사이클의 횟수(DPLL 대역폭내의 양자화 노이즈의 주파수)가 많아질수록, DPLL은 양자화 노이즈를 수정하여 N-사이클 지터 레벨로 레벨 오프한다. 따라서, DPLL에서, 대역폭은 공급되는 단일 사이클 지터 및 N-사이클 지터 모두에 영향을 미친다. 필터 제어 유닛 및 적응형 필터는 단일 사이클 지터 및 N-사이클 지터 모두를 특정한 필터에서 대역폭의 주어진 범위에 대해 원하는 레벨로 조정할 수 있다.
도 5a 및 도 5b는 3개의 상이한 DPLL BW 경우들: 낮은 BW, 일반 BW, 및 적응형 BW(낮음과 일반 사이의 범위일 수 있음)에 대해 시뮬레이트 및 측정된 성능 파라미터들을 갖는 표를 도시한다. 도 5a의 표는 3개의 DPLL BW 경우들에 대해 시뮬레이트된 지터 및 유효 대역폭을 보여준다. 예상한 바와 같이, 적응형 대역폭을 갖는 DPLL에 대한 단일 사이클 지터가 고정형 낮은 대역폭 경우와 유사하고, 고정형 일반 대역폭 경우보다는 우수하다. 게다가, 적응형 BW DPLL은 다른 두 경우들보다 훨씬 우수한 N-사이클 지터를 얻는다.
도 5b의 표는 일반 및 적응형 DPLL 경우들에 대해 지터 및 유효 대역폭의 테스트 칩 측정치를 보여준다. (고정형 낮은 대역폭의 경우는, 고정되어 있을 것으로 보장되는 상태에서 시뮬레이션이 DPLL을 수동으로 초기화할 수 있는 반면에, 이 경우는 실리콘으로 고정되어 있지 않기 때문에 도 5b로부터의 시뮬레이션 결과를 반복한다.) N-사이클 지터의 실리콘 측정치는 전원 공급 커플링에 의해 야기되는 추가적인 결과 노이즈 때문에 적응형 대역폭 경우와 고정형 일반 대역폭 경우 모두에 대해서 열등하지만, (효과적으로 시정될 수 있는 노이즈를 고려한) 예상 결과는 테스트 칩 측정치를 수용한다. 적응형 BW를 갖는 DPLL은 고정형 낮은 대역폭 경우와 유사하고 고정형 일반 대역폭 경우보다 우수한 측정 단일-사이클 지터를 얻을 수 있다. 게다가, 적응형 DPLL 경우는 다른 2개의 경우들보다 훨씬 우수한 측정 N-사이클 지터를 얻을 수 있다.
상기 DPLL이 필터(220)로 설명되었지만, 본 발명은 이에 제한적이지 않고 선형화 기술을 사용할 수 있거나 하지 않을 수 있는 다른 DPLL 필터 아키텍처들(예를 들면, 비례-적분 루프 필터 또는 비례-적분-차분 루프 필터)에도 적용되는 것으로 이해되어야 한다. 이러한 문맥에 따라, 본 발명의 실시예들에 따른 DPLL은 임의의 특정한 응용에 제한되지 않는다. DPLL들은 주파수 합성, 클록 회복, 클록 곱셈, 및 클록 재생성 등과 같은 다양한 응용들에서 찾을 수 있다. 게다가, 발명의 실시예들은 예를 들면, 클로킹 디지털 로직, 고속 I/O 동기화, 그리고 RF 통신으로부터의 클록 회복을 위해 고주파수 클록을 사용하는 많은 상이한 집적 회로 환경들(예를 들면, 특정-어플리케이션 집적 회로, 필드 프로그래밍 가능한 게이트 어레이, 그래픽 프로세서, 범용 프로세서 등)에서 사용될 수 있다.
전술한 설명에 있어서, 수많은 특정한 세부사항들이 설명되었다. 그러나, 본 발명의 실시예가 이러한 특정 세부사항들 없이 실행될 수 있음을 알 것이다. 다른 예시에서는, 본 명세서에 대한 이해를 저해하지 않도록 잘 알려진 회로, 구조 및 기술이 상세하게 설명되지 않았다. 이러한 관점에서, "일 실시예", "실시예", "예시적인 실시예", "여러 실시예"등에 대한 참조는 그와 같이 설명된 본 발명의 그러한 실시예(들)가 특정한 특징, 구조 또는 특성을 포함하되, 각 실시예가 그 특정한 특징, 구조 또는 특성을 필수적으로 포함하는 것은 아님을 나타낸다. 또한, 일부 실시예는 다른 실시예에 대해 설명한 특징들의 일부 또는 모두를 포함하거나, 전혀 포함하지 않을 수 있다.
전술한 설명 및 이하의 청구범위에 있어서, 이하의 용어는 다음과 같이 이해해야 한다. 용어 "결합" 및 "접속"은 그들의 파생어와 함께 이용될 수 있다. 그러한 용어가 서로에 대한 동의어로서 의도된 것은 아님을 알아야한다. 그보다는, 특정의 실시예에 있어서, "접속"은 2 이상의 소자들이 서로 직접적인 물리적 또는 전기적 컨택트를 이루는 것을 지칭하는데 이용된다. "결합"은 2 이상의 소자가 서로 상호 작용하되, 그들이 직접적인 물리적 또는 전기적 컨택트를 이룰수도 있고 그렇지 않을 수도 있음을 지칭하는데 이용된다.
용어 "PMOS 트랜지스터"는 P-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 유사하게, "NMOS 트랜지스터"는 N-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. "MOS 트랜지스터", "NMOS 트랜지스터", 또는 "PMOS 트랜지스터"를 언급할 때마다, 그것이 그들의 이용 속성에 의해 명시적으로 표시되거나 구술된 것이 아니라면, 그들은 예시적인 방식으로 이용되고 있는 중임을 알아야 한다. 그들은 극히 일부만 언급한다면, 상이한 VT, 재질 유형, 절연체 두께, 게이트(들) 구성을 가진 디바이스를 포함하는 MOS 장치의 다양한 변형을 포함한다. 또한, MOS라고 특정하게 지칭한것이 아니라면, 용어 트랜지스터는 접합-전계 효과 트랜지스터, 바이폴라-접합 트랜지스터, 금속 반도체 FET와, 여러 유형의 3차원 트랜지스터, MOS 또는 최근에 알려졌거나 아직 미개발된 것과 같은 다른 적당한 트랜지스터 유형을 포함할 수 있다.
본 발명은 설명된 실시예에 국한되는 것이 아니라 첨부된 청구범위의 사상 및 범주내에서 변경 및 대체가 이루어질 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로("IC") 칩과 함께 이용하는데 응용될 수 있음을 알아야 한다. 예를 들어, 이들 IC 칩은 프로세서, 컨트롤러, 칩 세트 컴포넌트, 프로그램 가능 로직 어레이(PLA), 메모리 칩, 네트워크 칩등을 포함하되, 그에 국한되는 것은 아니다.
일부 도면에서는, 신호 도전체 라인이 라인으로 표시됨을 알아야 한다. 일부는 보다 구성적인 신호 경로를 나타내도록 보다 두꺼우며, 다수의 구성 신호 경로를 나타내도록 번호 라벨을 가지거나/가지며, 주요 정보 흐름 방향을 나타내도록 하나 이상의 끝 부분에 화살표를 가진다. 그러나, 이것이 제한을 위한 것은 아님을 알아야 한다. 그보다는, 그러한 부가적인 세부사항들은 하나 이상의 예시적인 실시예와 관련하여 이용되어 회로의 보다 쉬운 이해를 돕기 위한 것이다. 임의의 표시된 신호 라인은, 추가적인 정보를 가지든 그렇지 않든, 다수의 방향으로 진행할 수 있고, 예를 들어, 차분 페어, 광학 섬유 라인 및/또는 단일-종단 라인으로 구현되는 디지털 또는 아날로그 라인과 같은 임의의 적당한 유형의 신호 기법으로 구현될 수 있는 하나 이상의 신호를 실질적으로 포함할 수 있다.
예시적인 크기/모델/값/범위가 제공되었지만, 본 발명이 그에 국한되는 것은 아님을 알아야 한다. 제조 기법(예를 들어, 포토리소그래피)이 시간에 따라 완성됨에 따라, 보다 작은 크기의 디바이스가 제조될 수 있다고 예측된다. 또한, IC 칩 및 다른 컴포넌트에 대한 잘 알려진 파워/그라운드 접속은 설명의 간략성을 위해 및 본 발명의 불명확성을 피하기 위해 도면에 도시될 수 있고 그렇지 않을 수도 있다. 또한, 본 발명의 불명확성을 피하기 위해 구성들은 블럭도 형태로 도시될 수 있으며, 또한 그러한 블럭도 구성의 구현에 대해 지정된 사실에 입각하여 본 발명이 구현될 플래폼에 크게 의존한다. 즉, 그러한 지정은 당업자의 시계 이내이어야 한다. 본 발명의 예시적인 실시예를 설명하기 위해 특정 세부사항들(예를 들면, 회로들)이 설명되었지만, 당업자라면 본 발명이 이러한 특정 세부사항들 없이 또는 특정 세부사항들의 변형과 함께 실행될 수 있음을 알아야 한다. 본 명세서는 제한이 아니라 설명적인 것으로 간주된다.
100: 디지털 위상 고정 루프
110: 디지털 위상-주파수 검출기
120: 디지털 필터
130: 필터 제어 블록
140: 디지털로 제어되는 오실레이터
150: 분할기

Claims (21)

  1. 디지털 위상 고정 루프(DPLL)가 동작중인 경우 루프 대역폭을 변화시키기 위해 제어가능한 필터를 갖는 상기 DPLL - 상기 제어가능한 필터는 상기 DPLL의 루프 내의 충분히 증가한 위상 에러를 식별할 때 상기 루프 대역폭을 증가시킴 - ; 및
    상기 제어가능한 필터의 제어를 통해 상기 루프 대역폭을 제어하는 필터 제어 유닛 - 상기 필터 제어 유닛은 위상 에러를 식별하는 위상 분석기를 가짐 -
    을 포함하는 칩.
  2. 제1항에 있어서,
    상기 DPLL은 전체적으로 디지털인 PLL인 칩.
  3. 제1항에 있어서,
    상기 제어가능한 필터는 루프내 선형화 기술을 사용하는 칩.
  4. 제1항에 있어서,
    상기 제어가능한 필터는 5개 이상의 계수들에 의해 특성화되는 디지털 필터인 칩.
  5. 제4항에 있어서,
    상기 계수들의 3개 이상은 제어가능하게 가변적인 칩.
  6. 제1항에 있어서,
    상기 필터 제어 유닛은 상기 제어가능한 필터의 필터 계수들을 제어하며, 상기 필터 계수들은 상기 루프 대역폭을 제어하기 위해 사용되는 칩.
  7. 제6항에 있어서,
    상기 필터 제어 유닛은 상기 루프 대역폭이 낮은 지터를 유지하기 위한 적절히 낮은 레벨로, 하지만 일반 위상 노이즈 조건에 대해 충분한 반응을 제공하도록 충분히 높게 되도록 상기 필터 계수들을 제어하는 칩.
  8. 제1항에 있어서,
    상기 제어가능한 필터는 상기 제어가능한 필터의 우세 영점보다 적어도 9배는 큰 우세 극점을 갖는 칩.
  9. 제1항에 있어서,
    상기 제어가능한 필터는 적분기, 곱셈기, 또는 덧셈기 중의 적어도 하나를 포함하는 칩.
  10. 제1항에 있어서,
    상기 위상 분석기는 상기 제어가능한 필터로부터 유도된 원(raw) 위상 에러 값을 스케일함으로써 상기 위상 에러를 계산하는 칩.
  11. 제1항에 있어서,
    상기 필터 제어 유닛은 상기 위상 에러의 변화에 응답하여 상기 루프 대역폭을 제어하기 위한 계단식 함수를 적용하는 칩.
  12. 제1항에 있어서,
    상기 필터 제어 유닛은 상기 위상 에러의 간헐적인 증가에 응답하여 증가한 후 일반 낮은 레벨로 돌아가도록 상기 루프 대역폭을 제어하는 칩.
  13. 제1항에 있어서,
    상기 필터는 2개 이상의 계수들에 의해 특성화된 디지털 필터인 칩.
  14. 제어 유닛에 의해 제어되는 필터를 갖는 디지털 위상 고정 루프(DPLL)의 상기 제어 유닛에서, 상기 필터로부터의 데이터로부터 위상 에러를 계산함으로써 상기 DPLL의 위상 에러를 식별하는 단계;
    상기 위상 에러가 너무 높다면 상기 DPLL이 고 대역폭을 갖도록 상기 필터를 제어하는 단계; 및
    상기 위상 에러가 너무 높지 않다면 상기 DPLL이 더 낮은 대역폭을 갖도록 상기 필터를 제어하는 단계
    를 포함하는 방법.
  15. 삭제
  16. 제14항에 있어서,
    고 대역폭을 위해 상기 필터를 제어하는 단계는 상기 위상 에러에 비례하는 대역폭 레벨을 제공하도록 상기 필터에 대한 계수들을 조정하는 단계를 포함하는 방법.
  17. 제14항에 있어서,
    상기 필터를 제어하는 단계는 상기 제어 유닛 내의 연산 로직 계산들을 사용하여 필터 계수들을 업데이트하는 단계를 포함하는 방법.
  18. 적어도 하나의 디지털 위상 고정 루프(DPLL)를 갖는 프로세서 칩
    을 포함하고, 상기 DPLL은,
    디지털 필터와,
    상기 디지털 필터를 제어함으로써 상기 DPLL의 루프 대역폭을 제어하는 제어 유닛
    을 포함하고, 상기 제어 유닛은 일반적으로는 수용가능한 낮은 지터에 대해서는 충분히 낮은 레벨로, 임시적으로는 충분한 위상 에러 증가에 응답하여 더 높은 레벨로 상기 루프 대역폭을 제어하며,
    상기 제어 유닛은 위상 에러를 식별하는 위상 분석기를 가지는 컴퓨팅 시스템.
  19. 제18항에 있어서,
    상기 시스템은 사용자에게 디스플레이되는 정보를 위한 디스플레이를 포함하는 컴퓨팅 시스템.
  20. 제19항에 있어서,
    상기 프로세서 및 디스플레이는 휴대가능한 무선 디바이스의 일부인 컴퓨팅 시스템.
  21. 제18항에 있어서,
    상기 디지털 필터는 4개 이상의 계수들에 의해 특성화되고, 상기 계수들의 적어도 2개는 상기 제어 유닛에 의해 동적으로 제어되는 컴퓨팅 시스템.
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