KR102424352B1 - 루프 대역폭을 균일하게 유지시키기 위해 디지털 이득을 조절하는 디지털 위상 고정 루프 회로 - Google Patents

루프 대역폭을 균일하게 유지시키기 위해 디지털 이득을 조절하는 디지털 위상 고정 루프 회로 Download PDF

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Abstract

본 발명은 위상 주파수 검출기, 대역폭 조정기, 디지털 루프 필터, 및 디지털 제어 발진기를 포함하는 디지털 위상 고정 루프 회로를 제공한다. 위상 주파수 검출기는 각각이 기준 신호의 위상과 피드백된 신호의 위상 사이의 선후와 관련되는 제 1 검출 값 및 제 2 검출 값을 생성한다. 대역폭 조정기는 제 2 검출 값의 신호 레벨을 이득 값만큼 증폭시켜 증폭된 검출 값을 생성하고, 제 1 검출 값에 기초하여 이득 값을 조절한다. 디지털 루프 필터는 증폭된 검출 값에 기초하여 디지털 코드를 생성한다. 디지털 제어 발진기는 디지털 코드에 대응하는 주파수를 갖는 출력 신호를 생성한다. 피드백된 신호는 출력 신호에 기초하여 생성되고 위상 주파수 검출기로 피드백된다. 본 발명에 따르면, 디지털 위상 고정 루프 회로의 루프 대역폭이 균일하게 유지되고, 디지털 위상 고정 루프가 안정적으로 동작한다.

Description

루프 대역폭을 균일하게 유지시키기 위해 디지털 이득을 조절하는 디지털 위상 고정 루프 회로 {DIGITAL PHASE LOCKED LOOP CIRCUIT ADJUSTING DIGITAL GAIN TO MAINTAIN LOOP BANDWIDTH UNIFORMLY}
본 개시는 전자 회로에 관한 것으로, 좀 더 구체적으로는 디지털 위상 고정 루프 회로의 구성들 및 동작들에 관한 것이다.
근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그것에 포함되는 다양한 전자 회로의 동작들에 따라 고유의 기능들을 수행한다. 반도체 공정의 단위 크기가 감소하고 반도체 소자의 집적도가 증가함에 따라, 전자 회로를 위한 동작 전압이 낮아졌고 누설되는 전류의 양이 증가하였다. 이러한 이유로 인해, 많은 전자 회로가 아날로그 설계 기법 대신 디지털 설계 기법에 따라 설계되고 있다.
디지털 설계 기법에 따라 설계된 동기식 전자 회로는 클록 신호에 응답하여 동작한다. 클록 신호는 전자 회로의 동작 타이밍을 결정하기 위해 정확하게 제어될 수 있다. 위상 고정 루프 회로는 외부 클록 신호를 내부 클록 신호에 동기화시켜 클록 신호의 위상 및 주파수를 제어하기 위해 채용된다. 한편, 반도체 공정의 소형화에 기인하여, 디지털 위상 고정 루프 회로가 아날로그 위상 고정 루프 회로를 대체해가고 있다.
디지털 위상 고정 루프 회로들 중 몇몇은 간단한 회로 구성에 기인하여 널리 채용되고 있다. 그러나, 이러한 디지털 위상 고정 루프 회로의 출력의 변동(Variation)은 루프 대역폭에 영향을 줄 수 있고, 루프 대역폭은 PVT(Process-Voltage-Temperature) 변동에 취약할 수 있다. 디지털 위상 고정 루프 회로의 특성이 나빠지는 경우, 클록 신호를 정확하게 제어하는 것이 어려울 수 있다.
본 개시의 실시 예들은 루프 대역폭을 균일하게 유지시키기 위해 디지털 이득을 조절할 수 있는 디지털 위상 고정 루프 회로의 구성들 및 동작들을 제공할 수 있다.
몇몇 실시 예에서, 디지털 위상 고정 루프 회로는 위상 주파수 검출기, 대역폭 조정기, 디지털 루프 필터, 및 디지털 제어 발진기를 포함할 수 있다.
위상 주파수 검출기는 기준 신호의 제 1 위상과 피드백된 신호의 제 2 위상 사이의 선후와 관련되는 제 1 검출 값을 생성할 수 있다. 위상 주파수 검출기는 기준 신호에 응답하여 제 1 검출 값으로부터 제 2 검출 값을 생성할 수 있다. 기준 시간 동안, 제 1 검출 값의 제 1 논리 값들의 개수 대 제 1 검출 값의 제 2 논리 값들의 개수의 비율은 1 대 M(M은 1보다 큰 실수)으로 수렴할 수 있다. 기준 시간 동안, 제 2 검출 값의 제 1 논리 값들의 개수 대 제 2 검출 값의 제 2 논리 값들의 개수의 비율은 1 대 1로 수렴할 수 있다.
대역폭 조정기는 제 2 검출 값의 신호 레벨을 이득 값만큼 증폭시켜 증폭된 검출 값을 생성할 수 있다. 대역폭 조정기는 제 1 검출 값에 기초하여 이득 값을 조절할 수 있다. 대역폭 조정기는 제 1 검출 값의 제 1 논리 값에 응답하여 이득 값을 증가시킬 수 있고, 제 1 검출 값의 제 2 논리 값에 응답하여 이득 값을 감소시킬 수 있다.
디지털 루프 필터는 증폭된 검출 값에 기초하여 디지털 코드를 생성할 수 있다. 디지털 제어 발진기는 디지털 코드에 대응하는 주파수를 갖는 출력 신호를 생성할 수 있다. 피드백된 신호는 출력 신호에 기초하여 생성될 수 있고, 위상 주파수 검출기로 피드백될 수 있다.
본 개시의 실시 예들에서, 대역폭 조정기는, 피드백된 신호의 특성에 의존하여, 위상 주파수 검출기로부터 출력되는 검출 값을 증폭시키기 위한 디지털 이득을 조절할 수 있다. 디지털 이득을 조절하는 것은 출력 신호 및 피드백된 신호의 변동에 기인하는 위상 주파수 검출기의 동작 이득의 변동을 보상할 수 있다. 따라서, 디지털 위상 고정 루프 회로의 루프 대역폭이 균일하게 유지될 수 있고, 디지털 위상 고정 루프가 안정적으로 동작할 수 있다.
도 1은 본 개시의 실시 예들에 따라 구성되고 동작할 수 있는 전자 회로를 포함하는 전자 장치의 예시적인 구성을 보여주는 블록도이다.
도 2는 도 1의 디지털 위상 고정 루프 회로의 예시적인 구성을 보여주는 블록도이다.
도 3은 도 2에서 대역폭 조정기(Bandwidth Calibrator)가 디지털 위상 고정 루프 회로에 연결되지 않은 경우의 예시적인 검출 값(Detection Value) 및 예시적인 디지털 코드(Digital Code)를 보여주는 개념도이다.
도 4는 도 2에서 대역폭 조정기가 디지털 위상 고정 루프 회로에 연결되지 않은 경우의 뱅-뱅 위상 주파수 검출기(Bang-bang Phase Frequency Detector)의 예시적인 특성을 설명하기 위한 그래프이다.
도 5 및 도 6은 도 2에서의 예시적인 기준 신호(Reference Signal) 및 예시적인 피드백된 신호(Feedback Signal)를 보여주는 개념도들이다.
도 7 내지 도 10은 도 2의 디지털 위상 고정 루프 회로에서의 대역폭 및 위상 노이즈(Phase Noise)를 설명하기 위한 그래프들이다.
도 11은 도 2의 대역폭 조정기의 예시적인 동작을 설명하기 위한 개념도이다.
도 12는 도 2에서 뱅-뱅 위상 주파수 검출기의 특성이 대역폭 조정기에 의해 보상되는 것을 설명하기 위한 그래프이다.
도 13은 도 2의 뱅-뱅 위상 주파수 검출기의 예시적인 구성을 보여주는 블록도이다.
도 14 및 도 15는 도 13의 뱅-뱅 위상 주파수 검출기의 예시적인 동작을 설명하기 위한 개념도들이다.
도 16은 도 2의 대역폭 조정기의 예시적인 구성을 보여주는 블록도이다.
도 17은 도 16의 대역폭 조정기의 예시적인 동작을 설명하는 개념도이다.
도 18은 도 16의 대역폭 조정기의 예시적인 동작을 설명하기 위한 표이다.
도 19는 도 16의 대역폭 조정기의 예시적인 동작을 설명하기 위한 개념도이다.
도 20은 도 2의 디지털 위상 고정 루프 회로의 예시적인 동작을 설명하는 흐름도이다.
아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들(이하, 통상의 기술자들)이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 몇몇 실시 예가 명확하고 상세하게 설명될 것이다.
도 1은 본 개시의 실시 예들에 따라 구성되고 동작할 수 있는 전자 회로를 포함하는 전자 장치(1000)의 예시적인 구성을 보여주는 블록도이다.
예로서, 전자 장치(1000)는 스마트폰, 태블릿 컴퓨터, 데스크톱 컴퓨터, 랩톱 컴퓨터, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션, 서버, 가전기기, 전기 자동차, 의료기기 등과 같은 다양한 유형의 전자 장치들 중 하나로 구현될 수 있다.
전자 장치(1000)는 다양한 전자 회로를 포함할 수 있다. 예로서, 전자 장치(1000)의 전자 회로들은 이미지 처리 블록(1100), 통신 블록(1200), 오디오 처리 블록(1300), 버퍼 메모리(1400), 불휘발성 메모리(1500), 유저 인터페이스(1600), 디스플레이 드라이버(1710), 디스플레이 패널(1720), 메인 프로세서(1800), 및 전력 관리기(1900)를 포함할 수 있다.
이미지 처리 블록(1100)은 렌즈(1110)를 통해 빛을 수신할 수 있다. 이미지 처리 블록(1100)에 포함되는 이미지 센서(1120) 및 이미지 신호 처리기(1130)는 수신된 빛에 기초하여, 외부 객체와 관련되는 이미지 정보를 생성할 수 있다.
통신 블록(1200)은 안테나(1210)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1200)의 송수신기(1220) 및 MODEM(Modulator/Demodulator, 1230)은 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
오디오 처리 블록(1300)은 오디오 신호 처리기(1310)를 이용하여 소리 정보를 처리할 수 있고, 이로써 오디오를 재생하고 출력할 수 있다. 오디오 처리 블록(1300)은 마이크(1320)를 통해 오디오 입력을 수신할 수 있다. 오디오 처리 블록(1300)은 스피커(1330)를 통해, 재생되는 오디오를 출력할 수 있다.
버퍼 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 버퍼 메모리(1400)는 메인 프로세서(1800)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
불휘발성 메모리(1500)는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 불휘발성 메모리(1500)는 HDD(Hard Disk Drive), SSD(Solid State Drive), SD(Secure Digital) 카드 등과 같은 착탈식 메모리, 및/또는 eMMC(Embedded Multimedia Card) 등과 같은 내장(Embedded) 메모리를 포함할 수 있다.
유저 인터페이스(1600)는 사용자와 전자 장치(1000) 사이의 통신을 중재할 수 있다. 예로서, 유저 인터페이스(1600)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 자이로스코프 센서, 진동 센서, 가속 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(1600)는 모터, LED(Light Emitting Diode) 램프 등과 같은 출력 인터페이스를 포함할 수 있다.
디스플레이 드라이버(1710)는 디스플레이 패널(1720)을 구동할 수 있다. 디스플레이 패널(1720)은 디스플레이 드라이버(1710)의 구동에 따라 영상 정보를 표시할 수 있다. 예로서, 디스플레이 패널(1720)은 LCD(Liquid Crystal Display) 장치, LED 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치 등 중 하나 이상을 포함할 수 있다.
메인 프로세서(1800)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1800)는 전자 장치(1000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(1800)는 전자 장치(1000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 예로서, 메인 프로세서(1800)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.
전력 관리기(1900)는 전자 장치(1000)의 구성 요소들로 전력을 공급할 수 있다. 예로서, 전력 관리기(1900)는 배터리 및/또는 외부 전원으로부터 수신되는 전력을 적절하게 변환할 수 있고, 변환된 전력을 전자 장치(1000)의 구성 요소들로 전달할 수 있다.
다만, 도 1에 나타낸 예시적인 구성 요소들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다. 전자 장치(1000)는 도 1에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있고, 또는 도 1에 나타내지 않은 적어도 하나의 구성 요소를 더 포함할 수 있다.
한편, 메인 프로세서(1800)는 고유의 기능들을 수행하기 위해 다양한 전자 회로를 포함할 수 있다. 예로서, 메인 프로세서(1800)는 디지털 위상 고정 루프(Digital Phase Locked Loop, DPLL) 회로(100)를 포함할 수 있다. DPLL 회로(100)는 외부 클록 신호를 내부 클록 신호에 동기화시켜 클록 신호의 위상 및 주파수를 제어할 수 있다. 메인 프로세서(1800)는 DPLL 회로(100)로부터 출력되는 클록 신호에 응답하여 동작할 수 있다. DPLL 회로(100)의 예시적인 구성들 및 동작들이 도 2 내지 도 20을 참조하여 설명될 것이다.
도 1은 메인 프로세서(1800)가 DPLL 회로(100)를 포함하는 것을 보여주지만, 본 발명은 도 1에 나타낸 것으로 한정되지 않는다. 메인 프로세서(1800) 외의 어떠한 구성 요소든 DPLL 회로(100)를 포함할 수 있다. 예로서, MODEM(1230), 버퍼 메모리(1400), 불휘발성 메모리(1500), 및 디스플레이 드라이버(1710) 각각은 DPLL 회로(100)와 실질적으로 동일 또는 유사한 DPLL 회로를 포함할 수 있고, DPLL 회로로부터 출력되는 클록 신호에 응답하여 동작할 수 있다. 아래에서 설명될 실시 예들은 메인 프로세서(1800) 외의 어떠한 구성 요소를 위해서든 채용될 수 있음이 이해될 수 있을 것이다.
도 2는 도 1의 DPLL 회로(100)의 예시적인 구성을 보여주는 블록도이다.
몇몇 실시 예에서, DPLL 회로(100)는 뱅-뱅 위상 주파수 검출기(Bang-bang Phase Frequency Detector, BBPFD, 110), 대역폭 조정기(Bandwidth Calibrator, 130), 디지털 루프 필터(Digital Loop Filter, DLF, 150), 및 디지털 제어 발진기(Digital Controlled Oscillator, DCO, 170)를 포함할 수 있다.
BBPFD(110)는 기준 신호(Reference Signal, RS) 및 피드백된 신호(Feedback Signal, FS)를 수신할 수 있다. BBPFD(110)는 기준 신호(RS) 및 피드백된 신호(FS)에 기초하여 검출 값들(Detection Vaules, UPDN, UPDNX)을 생성할 수 있다.
기준 신호(RS)는 주파수(Fref) 및 위상(Φref)에 따라 수신될 수 있고, 피드백된 신호(FS)는 주파수(Ffb) 및 위상(Φfb)에 따라 수신될 수 있다. 예로서, 기준 신호(RS) 및 피드백된 신호(FS) 각각은 클록 신호에 대응할 수 있으나, 본 발명은 이 예로 한정되지 않는다. 기준 신호(RS) 및 피드백된 신호(FS)는 주파수 및 위상의 특성들을 갖는 어떠한 신호이든 될 수 있다. 예로서, 기준 신호(RS)가 클록 신호에 대응하는 경우, 기준 신호(RS)는 DPLL 회로(100) 외부의 기준 클록 생성기로부터 수신될 수 있다.
BBPFD(110)는 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 차이에 기초하여 검출 값(UPDNX)을 생성할 수 있다. 검출 값(UPDNX)은 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 선후와 관련될 수 있다.
예로서, 위상(Φref)이 위상(Φfb)보다 뒤처지는(Lag) 경우, 검출 값(UPDNX)은 제 1 논리 값(예컨대, 논리 "0")을 가질 수 있다. 예로서, 위상(Φref)이 위상(Φfb)보다 앞서는(Lead) 경우, 검출 값(UPDNX)은 제 2 논리 값(예컨대, 논리 "1")을 가질 수 있다. 다만, 이 예들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다. 검출 값(UPDNX)의 논리 값들은 BBPFD(110)의 설계에 따라 변경 또는 수정될 수 있다.
한편, BBPFD(110)는 기준 신호(RS) 및 검출 값(UPDNX)에 기초하여 검출 값(UPDN)을 생성할 수 있다. 따라서, 검출 값(UPDN) 역시 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 선후와 관련될 수 있다. 검출 값들(UPDN, UPDNX)을 생성하기 위한 BBPFD(110)의 예시적인 구성 및 동작이 도 13 내지 도 15를 참조하여 설명될 것이다.
예로서, BBPFD(110)가 채용되는 경우, 검출 값들(UPDN, UPDNX) 각각은 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 선후를 지시하는 1비트의 논리 값을 포함할 수 있고, 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 차이의 양을 지시하지는 않을 수 있다. 여기서, 도 1은 DPLL 회로(100)가 BBPFD(110)를 포함하는 것을 보여주지만, 본 발명은 도 1에 나타낸 것으로 한정되지 않는다. 몇몇 실시 예에서, DPLL 회로(100)는 BBPFD(110) 외의 다른 유형의 위상 주파수 검출기 또는 위상 검출기를 포함할 수 있다.
검출 값(UPDNX)은 검출 값(UPDN)이 생성되기 전에 생성될 수 있고, 제 1 검출 값 또는 중간(Intermediate) 검출 값으로도 언급될 수 있다. 검출 값(UPDN)은 검출 값(UPDNX)이 생성된 후에 생성될 수 있고, 제 2 검출 값 또는 최종 검출 값으로도 언급될 수 있다.
대역폭 조정기(130)는 검출 값들(UPDN, UPDNX)을 수신할 수 있다. 대역폭 조정기(130)는 증폭기(135)를 포함할 수 있다. 대역폭 조정기(130)는 증폭기(135)에 의해 검출 값(UPDN)의 신호 레벨을 이득 값만큼 증폭시킬 수 있고, 이로써 증폭된 검출 값(AUPDN)을 생성할 수 있다.
대역폭 조정기(130)는 증폭기(135)의 이득 값을 조절(Adjust)할 수 있다. 예로서, 대역폭 조정기(130)는 검출 값(UPDNX)에 기초하여 검출 값(UPDN)을 위한 디지털 이득의 이득 값을 조절할 수 있다. 예로서, 대역폭 조정기(130)는 검출 값(UPDNX)의 제 1 논리 값 및 제 2 논리 값에 각각 응답하여 이득 값을 증가 및 감소시킬 수 있다.
검출 값(UPDNX)에 기초하여 검출 값(UPDN)을 위한 디지털 이득을 조절하기 위한 대역폭 조정기(130)의 예시적인 구성 및 동작이 도 16 내지 도 19를 참조하여 설명될 것이다. 나아가, 검출 값(UPDN)을 위한 디지털 이득을 조절함으로써 BBPFD(110)의 동작 이득의 변동(Variation)을 보상하는 것이 도 3 내지 도 12를 참조하여 설명될 것이다.
DLF(150)는 증폭된 검출 값(AUPDN)을 수신할 수 있다. DLF(150)는 증폭된 검출 값(AUPDN)에 기초하여 디지털 코드(Digital Code, DC[9:0])를 생성할 수 있다. 여기서, 10비트의 디지털 코드(DC[9:0])가 예로서 제공되지만, 본 발명은 이 예로 한정되지 않는다. 디지털 코드의 비트열의 길이는 DPLL 회로(100)의 설계에 의존하여 변경 또는 수정될 수 있다.
DCO(170)는 디지털 코드(DC[9:0])를 수신할 수 있다. DCO(170)는 디지털 코드(DC[9:0])에 기초하여 출력 신호(Output Signal, OS)를 생성할 수 있다. 출력 신호(OS)는 디지털 코드(DC[9:0])에 대응하는 주파수(Fout)를 가질 수 있다. 따라서, 출력 신호(OS)의 주파수(Fout)는 증폭된 검출 값(AUPDN) 및 검출 값(UPDN)과도 관련될 수 있다.
출력 신호(OS)는 DPLL 회로(100)를 포함하는 전자 회로 또는 전자 장치에서 이용될 수 있다. 예로서, 도 1의 메인 프로세서(1800)가 DPLL 회로(100)를 포함하는 경우, 출력 신호(OS)는 메인 프로세서(1800)를 동작시키기 위한 클록 신호로써 이용될 수 있다. 출력 신호(OS)는 클록 신호에 응답하여 동작하는 다른 전자 회로로 제공될 수 있다.
몇몇 실시 예에서, DPLL 회로(100)는 주파수 분주기(Frequency Divider, 190)를 더 포함할 수 있다. 주파수 분주기(190)는 출력 신호(OS)를 수신할 수 있다. 주파수 분주기(190)는 출력 신호(OS)를 분주하여 피드백된 신호(FS)를 생성할 수 있다. 따라서, 피드백된 신호(FS)는 출력 신호(OS)에 기초하여 생성될 수 있고, 이로써 BBPFD(110)로 피드백될 수 있다.
BBPFD(110), 대역폭 조정기(130), DLF(150), DCO(170), 및 주파수 분주기(190)는 DPLL 회로(100)에서 루프 경로를 형성할 수 있다. 다시 말하자면, DPLL 회로(100)의 루프 경로는, 예로서, BBPFD(110), 대역폭 조정기(130), DLF(150), DCO(170), 및 주파수 분주기(190)의 일부 또는 전부를 포함할 수 있다.
출력 신호(OS)의 주파수(Fout)의 대역이 기준 신호(RS)의 주파수(Fref)의 대역과 현저하게 상이한 경우, 주파수 분주기(190)가 주파수(Fout)를 적절히 분주하기 위해 채용될 수 있다. 반면, 몇몇 실시 예에서, 출력 신호(OS)의 주파수(Fout)의 대역이 기준 신호(RS)의 주파수(Fref)의 대역과 거의 동일한 경우, DPLL 회로(100)는 주파수 분주기(190)를 포함하지 않을 수 있다. 이러한 실시 예들에서, 출력 신호(OS)는 피드백된 신호(FS)로서 BBPFD(110)로 피드백될 수 있다.
DPLL 회로(100)는 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 선후에 의존하여 출력 신호(OS)의 주파수(Fout)를 조절할 수 있다. 예로서, 기준 신호(RS)의 주파수(Fref)가 피드백된 신호(FS)의 주파수(Ffb)보다 낮고 위상(Φref)이 위상(Φfb)보다 뒤처지는 경우(즉, 피드백된 신호(FS)가 기준 신호(RS)보다 빠른 경우), DPLL 회로(100)는 주파수(Fout)를 감소시킬 수 있다. 이를 위해, 검출 값(UPDN) 및 증폭된 검출 값(AUPDN)은 주파수(Fout)를 감소시키기 위해 생성될 수 있고, 디지털 코드(DC[9:0])는 주파수(Fout)를 감소시키기 위해 감소할 수 있다. 따라서, 주파수(Ffb) 역시 감소할 수 있다.
반면, 기준 신호(RS)의 주파수(Fref)가 피드백된 신호(FS)의 주파수(Ffb)보다 높고 위상(Φref)이 위상(Φfb)보다 앞서는 경우(즉, 피드백된 신호(FS)가 기준 신호(RS)보다 느린 경우), DPLL 회로(100)는 주파수(Fout)를 증가시킬 수 있다. 이를 위해, 검출 값(UPDN) 및 증폭된 검출 값(AUPDN)은 주파수(Fout)를 증가시키기 위해 생성될 수 있고, 디지털 코드(DC[9:0])는 주파수(Fout)를 증가시키기 위해 증가할 수 있다. 따라서, 주파수(Ffb) 역시 증가할 수 있다.
이러한 방식에 따라 피드백된 신호(FS)가 기준 신호(RS)에 근접하는 경우, 피드백된 신호(FS)의 위상(Φfb) 및 주파수(Ffb)가 특정 범위 내에서 고정(Locked)될 수 있다. 따라서, DPLL 회로(100)는 출력 신호(OS)의 주파수(Fout)를 정확하게 제어할 수 있다.
DPLL 회로(100)는 고유의 기능을 수행하기 위해 전자 회로들을 포함할 수 있다. 예로서, BBPFD(110), 대역폭 조정기(130), DLF(150), DCO(170), 및 주파수 분주기(190)는 위에서 설명된 및 아래에서 설명될 동작들을 수행하기 위해 다양한 디지털 회로로 구현될 수 있고, 하나 이상의 논리 소자 및 논리 회로를 포함할 수 있다.
도 3은 도 2에서 대역폭 조정기(130)가 DPLL 회로(100)에 연결되지 않은 경우의 예시적인 검출 값(UPDN) 및 예시적인 디지털 코드(DC[9:0])를 보여주는 개념도이다.
도 2에 나타낸 것과 달리, 몇몇 경우, DPLL 회로(100)는 대역폭 조정기(130)를 포함하지 않을 수 있다. 이 경우, BBPFD(110)로부터 출력되는 검출 값(UPDN)은 증폭 없이 DLF(150)로 제공될 수 있다. 따라서, DLF(150)는, 도 3에 나타낸 것처럼, 검출 값(UPDN)에 기초하여 디지털 코드(DC[9:0])를 생성할 수 있다.
예로서, 검출 값(UPDN)은 출력 신호(OS)의 주파수(Fout)를 감소시키기 위해 제 1 논리 값(예컨대, 논리 "0")을 가질 수 있다. 반면, 검출 값(UPDN)은 출력 신호(OS)의 주파수(Fout)를 증가시키기 위해 제 2 논리 값(예컨대, 논리 "1")을 가질 수 있다.
예로서, 10비트의 디지털 코드(DC[9:0])는 0과 1023 사이의 값을 가질 수 있고, 검출 값(UPDN)에 기초하여 증가 및 감소할 수 있다. 예로서, 디지털 코드(DC[9:0])는 검출 값(UPDN)의 제 1 논리 값에 응답하여 감소할 수 있고, 검출 값(UPDN)의 제 2 논리 값에 응답하여 증가할 수 있다. 예로서, 디지털 코드(DC[9:0])는 검출 값(UPDN)의 논리 값에 응답하여 크기(VA1)만큼 증가하거나 감소할 수 있다. 디지털 코드(DC[9:0])의 증가 및 감소에 응답하여 출력 신호(OS)의 주파수(Fout)가 증가 및 감소할 수 있다.
도 4는 도 2에서 대역폭 조정기(130)가 DPLL 회로(100)에 연결되지 않은 경우의 BBPFD(110)의 예시적인 특성을 설명하기 위한 그래프이다. 도 5 및 도 6은 도 2에서의 예시적인 기준 신호(RS) 및 예시적인 피드백된 신호(FS)를 보여주는 개념도들이다. 더 나은 이해를 가능하게 하기 위해, 도 4 내지 도 6이 함께 참조될 것이다.
도 4를 참조하면, 그래프의 가로축은 기준 신호(RS)가 BBPFD(110)에서 수신되는 시각과 피드백된 신호(FS)가 BBPFD(110)에서 수신되는 시각 사이의 시간 차이(Δe)를 의미할 수 있다. 그래프의 세로축은 BBPFD(110)에 의해 생성되는 검출 값(UPDN)의 논리 값을 의미할 수 있다. 위에서 설명된 것처럼, DPLL 회로(100)가 대역폭 조정기(130)를 포함하지 않는 경우, 검출 값(UPDN)이 증폭 없이 다루어질 수 있다.
도 4의 예에서, 검출 값(UPDN)은 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 선후를 지시하는 1비트의 논리 값을 포함할 수 있다. 따라서, 검출 값(UPDN)은 시간 차이(Δe)의 양에 무관하게, 위상(Φref)과 위상(Φfb) 사이의 선후와 관련하여 제 1 논리 값 및 제 2 논리 값을 가질 수 있다(도 2를 참조하여 설명된 검출 값(UPDNX)과 유사하게). 도 4는 검출 값(UPDN)이 제 1 논리 값 및 제 2 논리 값으로서 "+1" 및 "-1"의 값들을 갖는 것을 보여주지만, 이 값들은 도 3에 나타낸 논리 값들과 모순되는 것이 아니고, 단지 BBPFD(110)의 특성을 설명하기 위해 예시로서 제공된다.
예로서, 시간 차이(Δe)가 "Δe1"인 경우, 원점으로부터 그래프(G1)가 그려질 수 있다. 한편, 시간 차이(Δe)가 "Δe2"인 경우, 원점으로부터 그래프(G2)가 그려질 수 있다.
그래프들(G1, G2) 각각의 기울기는 "1/Δe"로 계산될 수 있다. 기울기는 BBPFD(110)의 동작 이득(K)으로서 이해될 수 있다. BBPFD(110)는 시간 차이(Δe) 동안 입력들(즉, 기준 신호(RS) 및 피드백된 신호(FS))을 수신하여 "+1"의 값을 출력할 수 있고, 따라서 BBPFD(110)의 동작 이득(K)은 "1/Δe"에 대응할 수 있다. BBPFD(110)의 동작 이득(K)은 시간 차이(Δe)에 의존하여 변동할 수 있다.
시간 차이(Δe)가 "Δe1"인 경우, BBPFD(110)의 동작 이득(K)은 "1/Δe1"에 대응할 수 있다. 시간 차이(Δe)가 "Δe2"인 경우, BBPFD(110)의 동작 이득(K)은 "1/Δe2"에 대응할 수 있다. "Δe1"가 "Δe2"보다 작을 수 있고, 따라서 "1/Δe1"가 "1/Δe2"보다 클 수 있다. 아래에서 설명될 것처럼, BBPFD(110)의 동작 이득(K)은 피드백된 신호(FS)의 주파수(Ffb)의 변동에 영향을 줄 수 있고, 따라서 DPLL 회로(100)의 대역폭에 영향을 줄 수 있다.
도 5는 시간 차이(Δe)가 "Δe1"인 경우, 즉 BBPFD(110)의 동작 이득(K)이 "1/Δe1"인 경우의 피드백된 신호(FS)의 주파수(Ffb)의 변동을 보여준다. 반면, 도 6은 시간 차이(Δe)가 "Δe2"인 경우, 즉 BBPFD(110)의 동작 이득(K)이 "1/Δe2"인 경우의 피드백된 신호(FS)의 주파수(Ffb)의 변동을 보여준다.
위에서 설명된 것처럼, 피드백된 신호(FS)가 기준 신호(RS)에 근접하는 경우, 피드백된 신호(FS)의 주파수(Ffb)가 특정 범위 내에서 고정될 수 있다. 도 5 및 도 6을 참조하면, 기준 신호(RS)의 주파수(Fref)가 일정한 동안, 피드백된 신호(FS)의 주파수(Ffb)는 BBPFD(110)의 동작 이득(K) 또는 시간 차이(Δe)와 관련하여 변동함이 이해될 수 있다.
도 5를 참조하면, BBPFD(110)의 동작 이득(K)이 상대적으로 높은 경우, 피드백된 신호(FS)의 주파수(Ffb)가 짧은 시간 동안(예컨대, 시간 차이(Δe1) 동안) 빠르게 변동할 수 있다. 따라서, 주파수(Ffb)의 변동량(Amount of Variation)이 상대적으로 많을 수 있고, 주파수(Ffb)의 변동 속도(Speed of Variation)가 빠를 수 있다.
반면, 도 6을 참조하면, BBPFD(110)의 동작 이득(K)이 상대적으로 낮은 경우, 피드백된 신호(FS)의 주파수(Ffb)가 긴 시간 동안(예컨대, 시간 차이(Δe2) 동안) 느리게 변동할 수 있다. 따라서, 주파수(Ffb)의 변동량이 상대적으로 적을 수 있고, 주파수(Ffb)의 변동 속도가 느릴 수 있다. 이러한 방식으로, BBPFD(110)의 동작 이득(K)은 피드백된 신호(FS)의 주파수(Ffb)의 변동에 영향을 줄 수 있다.
한편, 위에서 설명된 것처럼, BBPFD(110), 대역폭 조정기(130), DLF(150), DCO(170), 및 주파수 분주기(190)는 DPLL 회로(100)에서 루프 경로를 형성할 수 있다. 이 루프 경로는 DPLL 회로(100)의 대역폭을 결정할 수 있다.
도 5에 나타낸 것처럼 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 많은 경우, DPLL 회로(100)의 대역폭이 큰 것으로 이해될 수 있다. 반면, 도 6에 나타낸 것처럼 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 적은 경우, DPLL 회로(100)의 대역폭이 작은 것으로 이해될 수 있다. 결과적으로, BBPFD(110)의 동작 이득(K)은 DPLL 회로(100)의 대역폭에 영향을 줄 수 있다.
도 7 내지 도 10은 도 2의 DPLL 회로(100)에서의 대역폭 및 위상 노이즈(Phase Noise)를 설명하기 위한 그래프들이다. 더 나은 이해를 가능하게 하기 위해, 도 7 내지 도 10이 함께 참조될 것이다.
도 7 내지 도 10을 참조하면, 각 그래프의 가로축은 BBPFD(110)에서 수신되는 피드백된 신호(FS)의 주파수(Ffb)를 의미할 수 있다. 각 그래프의 세로축은 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 위상 노이즈를 의미할 수 있다.
도 7의 그래프는 주파수(Ffb)의 특성과 위상 노이즈 사이의 관계를 보여준다. 도 7을 참조하면, 주파수(Ffb)의 크기가 위상 노이즈와 반비례한다는 것이 잘 이해될 수 있다. 피드백된 신호(FS)의 주파수(Ffb)가 낮을수록, 위상 노이즈는 커질 수 있다. 반면, 피드백된 신호(FS)의 주파수(Ffb)가 높을수록, 위상 노이즈는 작아질 수 있다.
예로서, 주파수(Ffb)가 "F1"인 경우, 위상 노이즈는 "P1"일 수 있다. 반면, 주파수(Ffb)가 "F1"보다 높은 "F2"인 경우, 위상 노이즈는 "P1"보다 작은 "P2"일 수 있다. 한편, 주파수(Ffb)가 "F1"과 "F2" 사이의 "F3"인 경우, 위상 노이즈는 "P1"과 "P2" 사이의 "P3"일 수 있다.
따라서, 도 8을 참조하면, DPLL 회로(100)의 대역폭이 "F1"로 되도록 DPLL 회로(100)가 동작하는 경우, DPLL 회로(100)에서 이슈되는 위상 노이즈의 양은 "N1"일 수 있다. 반면, 도 9를 참조하면, DPLL 회로(100)의 대역폭이 "F2"로 되도록 DPLL 회로(100)가 동작하는 경우, DPLL 회로(100)에서 이슈되는 위상 노이즈의 양은 "N2"일 수 있다. 여기서, "N1"은 위상 노이즈가 "P1" 이하인 경우의 그래프 아래의 면적에 대응할 수 있고, "N2"는 위상 노이즈가 "P2" 이하인 경우의 그래프 아래의 면적에 대응할 수 있다.
도 8과 도 9를 비교하면, "N1"이 "N2"보다 클 수 있다. 즉, DPLL 회로(100)의 대역폭이 클수록, 위상 노이즈의 양이 감소할 수 있다. 따라서, 위상 노이즈의 관점에서, DPLL 회로(100)의 대역폭을 증가시키는 것이 좋을 수 있다.
그러나, DPLL 회로(100)의 대역폭이 큰 경우, 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 많아질 수 있다(도 5 참조). 따라서, DPLL 회로(100)의 대역폭이 과도하게 큰 경우, DPLL 회로(100)의 동작의 안정성이 저하될 수 있다. 그러므로, 위상 노이즈 및 안정성 모두를 고려하여 DPLL 회로(100)의 대역폭을 적절하게 제어하는 것이 더 좋을 수 있다.
예로서, 도 10을 참조하면, DPLL 회로(100)의 대역폭이 "F3"로 되도록 DPLL 회로(100)가 동작할 수 있다. 이 경우, DPLL 회로(100)에서 이슈되는 위상 노이즈의 양은 "N3"일 수 있다. 여기서, "N3"은 위상 노이즈가 "P3" 이하인 경우의 그래프 아래의 면적에 대응할 수 있다. "N3"은 "N1"보다 작고 "N2"보다 클 수 있다.
"F3"은 "F1"과 "F2" 사이이기 때문에, 위상 노이즈 및 안정성 모두를 고려하여 DPLL 회로(100)의 대역폭으로서 제공될 수 있다. "F3"은 지나치게 크거나 지나치게 작지 않을 수 있고, 따라서 DPLL 회로(100)의 최적 대역폭 또는 기준 대역폭으로서 여겨질 수 있다. DPLL 회로(100)를 신뢰성있고 안정적으로 동작시키기 위해 DPLL 회로(100)의 대역폭을 적절하게 제어하는 것을 고려해 볼 만할(Addressable) 수 있다.
위 설명들로부터 이해될 수 있듯이, DPLL 회로(100)의 대역폭은 BBPFD(110)의 동작 이득(K)에 의해 영향을 받을 수 있다. 나아가, BBPFD(110)의 동작 이득(K)은 기준 신호(RS)가 BBPFD(110)에서 수신되는 시각과 피드백된 신호(FS)가 BBPFD(110)에서 수신되는 시각 사이의 시간 차이(Δe)에 의해 영향을 받을 수 있다. 따라서, DPLL 회로(100)의 대역폭은 시간 차이(Δe)에 의해 영향을 받을 수 있다.
시간 차이(Δe)는 기준 신호(RS) 및 피드백된 신호(FS)에 기반할 수 있다. 그러나, 기준 신호(RS) 및 피드백된 신호(FS)를 전달하는 것은 다양한 요인(예컨대, PVT(Process-Voltage-Temperature) 변동)에 의해 영향을 받을 수 있다. 예로서, 동작 전압 또는 동작 온도의 변화는 기준 신호(RS) 및 피드백된 신호(FS)를 전달하는 것에 영향을 줄 수 있고, 따라서 시간 차이(Δe)에 영향을 줄 수 있다.
결과적으로, BBPFD(110)의 동작 이득(K) 및 DPLL 회로(100)의 대역폭은 PVT 변동에 취약할 수 있다. 몇몇 경우, DPLL 회로(100)가 최적 대역폭에서 동작하도록 설계되더라도, DPLL 회로(100)의 실제 대역폭은 PVT 변동에 기인하여 최적 대역폭보다 커지거나 작아질 수 있다. 이 경우, DPLL 회로(100)의 동작은 신뢰할만하지 않거나 안정적이지 않을 수 있다.
따라서, 본 개시의 실시 예들에서, DPLL 회로(100)는 대역폭 조정기(130)를 포함할 수 있다. 대역폭 조정기(130)는, 피드백된 신호(FS)의 특성에 의존하여, 검출 값(UPDN)을 증폭시키기 위한 디지털 이득의 이득 값을 조절할 수 있다. 디지털 이득의 이득 값을 조절하는 것은 다양한 요인(예컨대, PVT 변동)에 기인하는 BBPFD(110)의 동작 이득(K)의 변동을 보상할 수 있다.
예로서, PVT 변동이 시간 차이(Δe) 및 BBPFD(110)의 동작 이득(K)에 영향을 주더라도, 조절 가능한(Adjustable) 디지털 이득이 DPLL 회로(100)의 대역폭을 균일하게 만들 수 있다. 대역폭 조정기(130)는 DPLL 회로(100)의 대역폭이 균일하게 유지되도록 디지털 이득의 이득 값을 조절할 수 있다. 따라서, DPLL 회로(100)가 안정적으로 동작할 수 있다.
도 11은 도 2의 대역폭 조정기(130)의 예시적인 동작을 설명하기 위한 개념도이다.
DPLL 회로(100)가 대역폭 조정기(130)를 포함하는 경우, BBPFD(110)로부터 출력되는 검출 값(UPDN)의 신호 레벨은 이득 값(2BW)만큼 증폭될 수 있고, 따라서 대역폭 조정기(130)는 증폭기(135)에 의해 증폭된 검출 값(AUPDN)을 생성할 수 있다. 예로서, 검출 값(UPDN)이 출력 신호(OS)의 주파수(Fout)를 증가시키기 위해 논리 "1"의 신호 레벨을 갖는 경우, 증폭된 검출 값(AUPDN)의 대응하는 신호 레벨은 "2BW"로 될 수 있다.
본 개시에서 언급되는 이득 값(2BW)은 본 발명을 한정하도록 의도되지는 않는다. 이득 값은 DPLL 회로(100)의 설계에 의존하여 다양하게 변경 또는 수정될 수 있고, 2의 승수 외의 다른 조절 가능한 값으로 될 수 있다. 다만, 디지털 회로의 특성에 기인하여 2의 승수가 적합하게 채용될 수 있고, 따라서 2의 승수인 이득 값(2BW)이 더 나은 이해를 가능하게 하기 위한 예시로서 제공될 것이다.
대역폭 조정기(130)로부터 출력되는 증폭된 검출 값(AUPDN)은 DLF(150)로 제공될 수 있다. DLF(150)는, 도 11에 나타낸 것처럼, 증폭된 검출 값(AUPDN)에 기초하여 디지털 코드(DC[9:0])를 생성할 수 있다. 예로서, 10비트의 디지털 코드(DC[9:0])는 0과 1023 사이의 값을 가질 수 있고, 증폭된 검출 값(AUPDN)에 기초하여 증가 및 감소할 수 있다.
예로서, 디지털 코드(DC[9:0])는 증폭된 검출 값(AUPDN)의 제 1 논리 값에 응답하여 감소할 수 있고, 증폭된 검출 값(AUPDN)의 제 2 논리 값에 응답하여 증가할 수 있다. 디지털 코드(DC[9:0])의 증가 및 감소에 응답하여 출력 신호(OS)의 주파수(Fout)가 증가 및 감소할 수 있다.
예로서, 디지털 코드(DC[9:0])는 검출 값(UPDN)의 논리 값에 응답하여 크기(VA2)만큼 증가하거나 감소할 수 있다. 도 3의 크기(VA1)는 고정(Fixed)되는 반면, 도 11의 크기(VA2)는 조절 가능한 이득 값(2BW)에 따라 가변(Variable)할 수 있다. 따라서, 이득 값(2BW)을 조절하는 것은 출력 신호(OS)의 주파수(Fout)의 변동량 및 변동 속도에 영향을 줄 수 있고, BBPFD(110)의 동작 이득(K)의 변동을 보상할 수 있다.
도 12는 도 2에서 BBPFD(110)의 특성이 대역폭 조정기(130)에 의해 보상되는 것을 설명하기 위한 그래프이다.
도 12의 그래프의 가로축은 기준 신호(RS)가 BBPFD(110)에서 수신되는 시각과 피드백된 신호(FS)가 BBPFD(110)에서 수신되는 시각 사이의 시간 차이(Δe)를 의미할 수 있다. 그래프의 세로축은 대역폭 조정기(130)에 의해 생성되는 증폭된 검출 값(AUPDN)의 논리 값을 의미할 수 있다. 도 12는 증폭된 검출 값(AUPDN)이 제 1 논리 값 및 제 2 논리 값으로서 "+2BW" 및 "-2BW"의 값들을 갖는 것을 보여주지만, 이 값들은 도 11에 나타낸 논리 값들과 모순되는 것이 아니고, 단지 BBPFD(110)의 특성을 설명하기 위해 예시로서 제공된다.
예로서, 시간 차이(Δe)가 "Δe3"인 경우, 원점으로부터 그래프(G3)가 그려질 수 있다. 이 경우, BBPFD(110)의 동작 이득(K)은 "2BW/Δe3"에 대응할 수 있다. 위에서 설명된 것처럼, 시간 차이(Δe)는 다양한 요인(예컨대, PVT 변동)에 의해 영향을 받을 수 있고, "Δe3"의 값이 변동할 수 있다. 이는 BBPFD(110)의 동작 이득(K)에 영향을 줄 수 있다.
한편, 검출 값(UPDN)을 위한 디지털 이득의 이득 값(2BW)은 조절 가능할 수 있고, 시간 차이(Δe)의 변동을 보상하기 위해 조절될 수 있다. 따라서, 이득 값(2BW)을 조절하는 것은 BBPFD(110)의 동작 이득(K)을 균일하게 만들 수 있고, 이로써 DPLL 회로(100)의 대역폭이 균일하게 유지될 수 있다.
도 13은 도 2의 BBPFD(110)의 예시적인 구성을 보여주는 블록도이다.
BBPFD(110)는 기준 신호(RS) 및 피드백된 신호(FS)에 기초하여 검출 값들(UPDN, UPDNX)을 생성할 수 있다. 몇몇 실시 예에서, BBPFD(110)는 논리 회로들(111, 112, 113, 114, 116)을 포함할 수 있다. 예로서, 논리 회로들(111, 112, 114, 116) 각각은 플립플롭 회로를 포함할 수 있고, 논리 회로(113)는 NAND 게이트 회로를 포함할 수 있다.
논리 회로(111)는 논리 "1"을 출력(Q1)으로서 출력할 수 있다. 논리 회로(111)는 기준 신호(RS)에 응답하여 동작할 수 있다. 따라서, 논리 회로(111)는 기준 신호(RS)에 응답하여(예컨대, 기준 신호(RS)의 상승 에지(Rising Edge)에 응답하여) 출력(Q1)을 출력할 수 있다.
논리 회로(112)는 논리 "1"을 출력(Q2)으로서 출력할 수 있다. 논리 회로(112)는 피드백된 신호(FS)에 응답하여 동작할 수 있다. 따라서, 논리 회로(112)는 피드백된 신호(FS)에 응답하여(예컨대, 피드백된 신호(FS)의 상승 에지에 응답하여) 출력(Q2)을 출력할 수 있다.
논리 회로(113)는 출력들(Q1, Q2)에 기초하여 리셋 신호(RST)를 출력할 수 있다. 리셋 신호(RST)는 논리 회로들(111, 112)의 상태들을 리셋시키기 위해 생성될 수 있다.
예로서, 출력들(Q1, Q2) 모두가 논리 "1"로 되는 경우, 리셋 신호(RST)가 생성될 수 있다. 즉, 기준 신호(RS) 및 피드백된 신호(FS) 모두가 논리 "1"로 상승한 경우, 리셋 신호(RST)가 생성될 수 있다. 따라서, 기준 신호(RS) 및 피드백된 신호(FS) 모두가 논리 "1"로 상승한 후, 논리 회로들(111, 112)의 상태들이 리셋될 수 있다. 논리 회로들(111, 112)의 상태들이 리셋된 경우, 출력들(Q1, Q2)은 논리 "0"으로 될 수 있다.
논리 회로(114)는 출력(Q1)을 검출 값(UPDNX)으로서 출력할 수 있다. 논리 회로(114)는 출력(Q2)에 응답하여 동작할 수 있다. 따라서, 논리 회로(114)는 출력(Q2)에 응답하여(예컨대, 출력(Q2)의 상승 에지에 응답하여) 출력(Q1)으로부터 검출 값(UPDNX)을 생성할 수 있다.
출력들(Q1, Q2)이 논리 "0"을 유지하는 동안(즉, 논리 회로들(111, 112)의 상태들이 리셋된 동안), BBPFD(110)는 기준 신호(RS) 및 피드백된 신호(FS)를 수신할 수 있다. 기준 신호(RS)의 위상(Φref)이 피드백된 신호(FS)의 위상(Φfb)보다 뒤처지는 경우(즉, 피드백된 신호(FS)가 기준 신호(RS)보다 빠른 경우), 출력(Q2)이 출력(Q1)보다 먼저 논리 "1"로 될 수 있다. 따라서, 검출 값(UPDNX)은 논리 "0"으로 될 수 있다.
반면, 기준 신호(RS)의 위상(Φref)이 피드백된 신호(FS)의 위상(Φfb)보다 앞서는 경우(즉, 피드백된 신호(FS)가 기준 신호(RS)보다 느린 경우), 출력(Q1)이 출력(Q2)보다 먼저 논리 "1"로 될 수 있다. 출력(Q1)이 먼저 논리 "1"로 된 후, 출력(Q2)이 논리 "1"로 될 수 있다. 따라서, 검출 값(UPDNX)은 논리 "1"로 될 수 있다. 이러한 방식으로, 검출 값(UPDNX)은 기준 신호(RS)의 위상(Φref)과 피드백된 신호(FS)의 위상(Φfb) 사이의 선후와 관련될 수 있다.
논리 회로(116)는 논리 회로(114)로부터 출력되는 중간 검출 값(UPDNX)을 최종 검출 값(UPDN)으로서 출력할 수 있다. 논리 회로(116)는 기준 신호(RS)에 응답하여 동작할 수 있다. 따라서, 논리 회로(116)는 기준 신호(RS)에 응답하여(예컨대, 기준 신호(RS)의 상승 에지에 응답하여) 중간 검출 값(UPDNX)으로부터 최종 검출 값(UPDN)을 생성할 수 있다. 검출 값들(UPDN, UPDNX)은 대역폭 조정기(130)로 제공될 수 있다. 예시적인 검출 값들(UPDN, UPDNX)이 도 14 및 도 15를 참조하여 더 설명될 것이다.
도 13은 BBPFD(110)의 가능한 실시 예들 중 하나를 보여주고, 본 발명을 한정하도록 의도되지는 않는다. 도 13을 참조하여 설명된 논리 회로들의 유형 및 연결, 논리 값들, 신호 에지 등과 같은 구성들은 기준 신호(RS) 및 피드백된 신호(FS)에 기초하여 검출 값들(UPDNX, UPDN)을 적절하게 생성하기 위해 다양하게 변경 또는 수정될 수 있다. 다만, 더 나은 이해를 가능하게 하기 위해, 아래의 설명들은 도 13을 참조하여 설명된 구성들에 기반하여 제공될 것이다.
도 14 및 도 15는 도 13의 BBPFD(110)의 예시적인 동작을 설명하기 위한 개념도들이다. 예로서, 도 14는 피드백된 신호(FS)의 위상(Φfb) 및 주파수(Ffb)가 특정 범위 내에서 고정된 후 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 상대적으로 적은 경우를 보여준다. 예로서, 도 15는 피드백된 신호(FS)의 위상(Φfb) 및 주파수(Ffb)가 특정 범위 내에서 고정된 후 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 상대적으로 많은 경우를 보여준다. 더 나은 이해를 가능하게 하기 위해, 도 14 및 도 15가 함께 참조될 것이다.
도 14 및 도 15를 참조하면, 기준 신호(RS)의 주파수(Fref) 및 위상(Φref)은 실질적으로 일정할 수 있다. 반면, 피드백된 신호(FS)의 주파수(Ffb) 및 위상(Φfb)은 시간 흐름에 따라 변동할 수 있다.
BBPFD(110)의 동작 이득(K)이 상대적으로 작은 경우, 피드백된 신호(FS)의 주파수(Ffb) 및 위상(Φfb)은 도 14에 나타낸 것처럼 긴 시간 동안 느리게 변동할 수 있다. 반면, BBPFD(110)의 동작 이득(K)이 상대적으로 큰 경우, 피드백된 신호(FS)의 주파수(Ffb) 및 위상(Φfb)은 도 15에 나타낸 것처럼 짧은 시간 동안 빠르게 변동할 수 있다.
도 14 및 도 15를 참조하면, 위상(Φfb)이 변동함에 따라, 위상(Φfb)이 위상(Φref)보다 앞서거나 뒤처질 수 있다. 도 13의 예시적인 구성에 따르면, 위상(Φfb)이 위상(Φref)보다 앞서는 경우, 검출 값(UPDNX)은 논리 "0"으로 될 수 있다. 반면, 위상(Φfb)이 위상(Φref)보다 뒤처지는 경우, 검출 값(UPDNX)은 논리 "1"로 될 수 있다.
한편, 검출 값(UPDNX)의 논리 값이 제 1 논리 값(예컨대, 논리 "0")으로부터 제 2 논리 값(예컨대 논리 "1")으로 변경되는 시간 구간들(TC1, TC2) 동안, 검출 값(UPDN)의 논리 값은 제 1 논리 값(예컨대, 논리 "0")으로 유지될 수 있다. 이는 검출 값(UPDNX)이 제 1 논리 값을 갖는 동안 검출 값(UPDN)이 기준 신호(RS)에 응답하여 검출 값(UPDNX)으로부터 생성되기 때문이다.
이후, 검출 값(UPDNX)의 논리 값이 제 2 논리 값으로 변경됨에 응답하여, 검출 값(UPDN)의 논리 값이 제 1 논리 값으로부터 제 2 논리 값(예컨대, 논리 "1")으로 변경될 수 있다. 검출 값(UPDN)의 논리 값이 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 동안, 검출 값(UPDNX)의 논리 값은 제 2 논리 값으로 유지될 수 있다.
검출 값(UPDN)은 피드백된 신호(FS)의 위상(Φfb) 및 주파수(Ffb)를 고정시키기 위해 제 1 논리 값 및 제 2 논리 값을 실질적으로 동등하게 가질 수 있다. 따라서, 기준 시간 동안(예컨대, 피드백된 신호(FS)의 위상(Φfb) 및 주파수(Ffb)가 고정된 후 충분히 긴 시간 동안) 검출 값(UPDN)을 관찰하면, 검출 값(UPDN)의 제 1 논리 값들의 개수 대 검출 값(UPDN)의 제 2 논리 값들의 개수의 비율이 실질적으로 1 대 1로 수렴할 수 있다.
검출 값(UPDN)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율은 피드백된 신호(FS)의 주파수(Ffb)의 변동량과 무관하게 1 대 1로 수렴할 수 있다. 반면, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율은 피드백된 신호(FS)의 주파수(Ffb)의 변동량에 따라 변동할 수 있다. 도 14의 시간 구간(TC1) 및 도 15의 시간 구간(TC2)을 참조하면, 검출 값(UPDNX)의 제 2 논리 값들의 개수는 검출 값(UPDN)의 제 2 논리 값들의 개수보다 많을 수 있다.
도 14를 참조하면, 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 적을수록(예컨대, 제 1 기준 값보다 적을수록), 검출 값(UPDNX)의 논리 값이 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 경우가 드물게(Rare) 발생할 수 있다. 따라서, 기준 시간 동안(예컨대, 충분히 긴 시간 동안) 검출 값(UPDNX)을 관찰하면, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율이 실질적으로 1 대 1로 수렴할 수 있다.
반면, 도 15를 참조하면, 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 많을수록(예컨대, 제 2 기준 값보다 많을수록), 검출 값(UPDNX)의 논리 값이 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 경우가 빈번하게(Frequent) 발생할 수 있다. 따라서, 기준 시간 동안(예컨대, 충분히 긴 시간 동안) 검출 값(UPDNX)을 관찰하면, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율이 실질적으로 1 대 N으로 수렴할 수 있다(N은 1보다 큰 실수).
예로서, 도 15는 위상 고정을 위한 최단 사이클이 4인 경우(즉, 매 4사이클마다 위상 고정이 반복되는 경우)를 보여준다. 이 예에서, 검출 값(UPDNX)은 매 4사이클마다 제 1 논리 값을 가질 수 있다. 따라서, 충분히 긴 시간 동안, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율이 실질적으로 1 대 3으로 수렴할 수 있다.
다만, 도 15의 예시는 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다. 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율은 위상 고정 사이클의 수에 따라 다르게 변경될 수 있다.
검출 값(UPDN)과 달리, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율은 피드백된 신호(FS)의 주파수(Ffb)의 변동량에 따라 변동할 수 있다. 예로서, 주파수(Ffb)의 변동량이 제 1 기준 값보다 적을수록, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율이 1 대 1로 수렴할 수 있다. 반면, 주파수(Ffb)의 변동량이 제 2 기준 값보다 많을수록, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율이 1 대 N으로 수렴할 수 있다.
따라서, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율은 피드백된 신호(FS)의 주파수(Ffb)의 변동량 또는 BBPFD(110)의 동작 이득과 관련될 수 있다. 나아가, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율은 DPLL 회로(100)의 대역폭을 모니터링하기 위한 지표로서 이용될 수 있다.
한편, 위에서 설명된 것처럼, DPLL 회로(100)의 대역폭이 지나치게 작거나 크지 않도록 DPLL 회로(100)를 동작시키는 것이 좋을 수 있다. 따라서, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율이 1 대 1과 1 대 N 사이의 1 대 M으로 수렴하도록 DPLL 회로(100)를 동작시키는 것이 좋을 수 있다(M은 1과 N 사이의 실수).
예로서, 주파수(Ffb)의 변동량이 제 1 기준 값과 제 2 기준 값 사이의 제 3 기준 값으로 수렴할수록, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율이 1 대 M으로 수렴할 수 있다. 여기서, 제 1 기준 값, 제 2 기준 값, 및 제 3 기준 값은 DPLL 회로(100)의 설계 및 동작에 의존하여 적절하게 선택될 수 있다.
예로서, 도 14 및 도 15의 예시들에서, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율이 1 대 2로 수렴하는 경우, DPLL 회로(100)의 대역폭이 지나치게 작거나 크지 않도록 DPLL 회로(100)가 동작할 수 있다. 여기서, 1 대 2의 비율은 DPLL 회로(100)의 최적 대역폭 또는 기준 대역폭을 구현하기 위한 값으로서 이해될 수 있다.
1 대 2의 비율은 예시일 뿐이고, 본 발명을 한정하도록 의도되지는 않는다. 최적 비율은 DPLL 회로(100)의 설계 및 동작에 의존하여 변경 또는 수정될 수 있다. 예로서, 최적 비율은 테스트, 실험, 또는 시뮬레이션을 통해 얻어질 수 있다. 다만, 더 나은 이해를 가능하게 하기 위해, 아래의 설명들은 1 대 2의 비율에 기반하여 제공될 것이다.
도 16은 도 2의 대역폭 조정기(130)의 예시적인 구성을 보여주는 블록도이다.
대역폭 조정기(130)는 검출 값들(UPDN, UPDNX)에 기초하여 증폭된 검출 값(AUPDN)을 생성할 수 있다. 몇몇 실시 예에서, 대역폭 조정기(130)는 업-다운 카운터(131), 비트 선택기(133), 및 증폭기(135)를 포함할 수 있다. 업-다운 카운터(131), 비트 선택기(133), 및 증폭기(135) 각각은 아래에서 설명될 동작들을 수행하도록 구성되는 하나 이상의 논리 회로를 포함할 수 있다.
예로서, 업-다운 카운터(131)는 카운터 회로를 포함할 수 있다. 업-다운 카운터(131)는 카운트 값(CNT[10:0])을 출력할 수 있다. 업-다운 카운터(131)는 수신되는 논리 값에 따라 카운트 값(CNT[10:0])을 증가 및 감소시킬 수 있다. 여기서, 11비트의 카운트 값(CNT[10:0])이 예시로서 제공되지만, 본 발명은 이 예시로 한정되지 않는다. 카운트 값의 비트열의 길이는 대역폭 조정기(130)의 설계에 의존하여 변경 또는 수정될 수 있다.
업-다운 카운터(131)는 검출 값(UPDNX)을 수신할 수 있다. 업-다운 카운터(131)는 검출 값(UPDNX)의 논리 값에 기초하여 카운트 값(CNT[10:0])을 출력할 수 있다. 카운트 값(CNT[10:0])은 검출 값(UPDNX)의 논리 값에 기초하여 증가 및 감소할 수 있다.
예로서, 카운트 값(CNT[10:0])은 검출 값(UPDNX)의 제 1 논리 값(예컨대, 논리 "0")에 응답하여 증가분(Increment)만큼 증가할 수 있다. 예로서, 카운트 값(CNT[10:0])은 검출 값(UPDNX)의 제 2 논리 값(예컨대, 논리 "1")에 응답하여 감소분(Decrement)만큼 감소할 수 있다. 증가분은 감소분과 상이할 수 있다. 즉, 업-다운 카운터(131)는 비대칭 카운트 동작을 수행할 수 있다.
예로서, 업-다운 카운터(131)는 검출 값(UPDNX)의 논리 "0"에 응답하여 카운트 값(CNT[10:0])을 "2"만큼 증가시킬 수 있다. 반면, 업-다운 카운터(131)는 검출 값(UPDNX)의 논리 "1"에 응답하여 카운트 값(CNT[10:0])을 "1"만큼 감소시킬 수 있다.
위에서 설명된 것처럼, 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율이 1 대 2로 수렴하는 경우, DPLL 회로(100)의 대역폭이 지나치게 작거나 크지 않도록 DPLL 회로(100)가 동작할 수 있다. 1 대 2의 비율을 고려하여, 증가분은 "2"로 선택될 수 있고, 감소분은 "1"로 선택될 수 있다. 선택된 증가분 및 감소분은 검출 값(UPDNX)과 관련하여 제 1 논리 값들의 개수 대 제 2 논리 값들의 개수의 비율이 1 대 2로 수렴하는 경우의 것과 실질적으로 동일한 효과를 가져올 수 있다.
다만, "2"의 증가분 및 "1"의 감소분은 예시일 뿐이고, 본 발명을 한정하도록 의도되지는 않는다. 업-다운 카운터(131)의 동작은 검출 값(UPDNX)과 관련하여 선택된 최적 비율에 의존하여 다양하게 변경 또는 수정될 수 있다.
비트 선택기(133)는 카운트 값(CNT[10:0])을 수신할 수 있다. 비트 선택기(133)는 카운트 값(CNT[10:0])에 기초하여 비트열(BW[4:0])을 출력할 수 있다. 예로서, 비트 선택기(133)는 카운트 값(CNT[10:0])의 비트열에 포함되는 기준 개수의 상위 비트들(CNT[10:6])로부터 비트열(BW[4:0])을 생성할 수 있다. 다만, 상위 비트들(CNT[10:6]) 및 비트열(BW[4:0])은 예시일 뿐이고, 본 발명을 한정하도록 의도되지는 않는다. 상위 비트들의 개수 및 비트열의 길이는 대역폭 조정기(130)의 설계에 의존하여 변경 또는 수정될 수 있다.
증폭기(135)는 검출 값(UPDN)을 수신할 수 있다. 증폭기(135)는 검출 값(UPDN)의 신호 레벨을 이득 값(2BW)만큼 증폭시켜 증폭된 검출 값(AUPDN)을 출력할 수 있다. 증폭기(135)는 이득 값(2BW)과 관련하여 비트열(BW[4:0])을 수신할 수 있다. 비트열(BW[4:0])의 값은 이득 값(2BW)을 결정하기 위해 증폭기(135)로 입력될 수 있다.
따라서, 비트 선택기(133)는 카운트 값(CNT[10:0])에 기초하여 이득 값(2BW)을 결정하도록 구성될 수 있다. 카운트 값(CNT[10:0]) 및 비트열(BW[4:0])은 검출 값(UPDNX)의 논리 값에 기초하여 변동할 수 있고, 이로써 이득 값(2BW)이 조절 가능할 수 있다.
예로서, 대역폭 조정기(130)는 검출 값(UPDNX)의 제 1 논리 값(예컨대, 논리 "0")에 기초하여 카운트 값(CNT[10:0])을 증가시킬 수 있고, 따라서 이득 값(2BW)을 증가시킬 수 있다. 반면, 대역폭 조정기(130)는 검출 값(UPDNX)의 제 2 논리 값(예컨대, 논리 "1")에 기초하여 카운트 값(CNT[10:0])을 감소시킬 수 있고, 따라서, 이득 값(2BW)을 감소시킬 수 있다.
DPLL 회로(100)의 대역폭이 큰 경우, 검출 값(UPDNX)에서 제 2 논리 값들의 개수가 제 1 논리 값들의 개수보다 많을 수 있다. 한편, DPLL 회로(100)의 대역폭이 큰 경우, 이득 값(2BW)을 감소시키는 것이 요구될 수 있다. 따라서, 업-다운 카운터(131)는 검출 값(UPDNX)의 제 2 논리 값에 응답하여 카운트 값(CNT[10:0])을 감소시킬 수 있다. 반면, DPLL 회로(100)의 대역폭이 작은 경우, 이득 값(2BW)을 증가시키는 것이 요구될 수 있다. 따라서, 업-다운 카운터(131)는 검출 값(UPDNX)의 제 1 논리 값에 응답하여 카운트 값(CNT[10:0])을 증가시킬 수 있다.
도 17은 도 16의 대역폭 조정기(130)의 예시적인 동작을 설명하는 개념도이다.
몇몇 경우, DPLL 회로(100)의 대역폭이 클 수 있다(S111). 위에서 설명된 것처럼, DPLL 회로(100)의 큰 대역폭은 BBPFD(110)의 큰 동작 이득(K)에 기인할 수 있다(S112). 이 경우, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율은 1 대 3으로 수렴할 수 있다(S113).
DPLL 회로(100)의 대역폭이 큰 경우, 대역폭 조정기(130)는 카운트 값(CNT[10:0])을 감소시킬 수 있다(S114). 카운트 값(CNT[10:0])이 감소하는 경우, 비트열(BW[4:0])의 값 역시 감소할 수 있다(S115). 따라서, 증폭기(135)의 이득 값(2BW)이 감소할 수 있고, DPLL 회로(100)의 대역폭이 감소할 수 있다.
몇몇 경우, DPLL 회로(100)의 대역폭이 작을 수 있다(S121). 위에서 설명된 것처럼, DPLL 회로(100)의 작은 대역폭은 BBPFD(110)의 작은 동작 이득(K)에 기인할 수 있다(S122). 이 경우, 검출 값(UPDNX)의 제 1 논리 값들의 개수 대 검출 값(UPDNX)의 제 2 논리 값들의 개수의 비율은 1 대 1로 수렴할 수 있다(S123).
DPLL 회로(100)의 대역폭이 작은 경우, 대역폭 조정기(130)는 카운트 값(CNT[10:0])을 증가시킬 수 있다(S124). 카운트 값(CNT[10:0])이 증가하는 경우, 비트열(BW[4:0])의 값 역시 증가할 수 있다(S125). 따라서, 증폭기(135)의 이득 값(2BW)이 증가할 수 있고, DPLL 회로(100)의 대역폭이 증가할 수 있다.
결과적으로, 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 증가하고 DPLL 회로(100)의 대역폭이 커질수록, 증폭기(135)의 이득 값(2BW)은 감소할 수 있다. 반면, 피드백된 신호(FS)의 주파수(Ffb)의 변동량이 감소하고 DPLL 회로(100)의 대역폭이 작아질수록, 증폭기(135)의 이득 값(2BW)은 증가할 수 있다.
이러한 방식으로, 증폭기(135)의 조절 가능한 이득 값(2BW)은 BBPFD(110)의 동작 이득(K)의 변동을 보상할 수 있다. 따라서, 기준 신호(RS)가 BBPFD(110)에서 수신되는 시각과 피드백된 신호(FS)가 BBPFD(110)에서 수신되는 시각 사이의 시간 차이(Δe)가 다양한 요인(예컨대, PVT 변동)에 기인하여 변동하더라도, DPLL 회로(100)의 전체 대역폭은 균일하게 유지될 수 있다. 이는 DPLL 회로(100)가 신뢰성있고 안정적으로 동작하게 해줄 수 있다.
도 18은 도 16의 대역폭 조정기(130)의 예시적인 동작을 설명하기 위한 표이다. 도 19는 도 16의 대역폭 조정기(130)의 예시적인 동작을 설명하기 위한 개념도이다. 더 나은 이해를 가능하게 하기 위해, 도 18 및 도 19가 함께 참조될 것이다.
도 18은 11비트의 카운트 값(CNT[10:0]) 및 그 카운트 값(CNT[10:0])의 상위 비트들로부터 생성되는 비트열(BW[4:0])을 보여준다. 카운트 값(CNT[10:0])이 변경되는 경우, 비트열(BW[4:0]) 역시 변경될 수 있다(예컨대, "01"로부터 "10"으로).
도 19는 카운트 값(CNT[10:0]) 및 비트열(BW[4:0])의 변동을 보여준다. 카운트 값(CNT[10:0])이 여러 값 사이에서 변동하는 동안, 비트열(BW[4:0])의 값은 "01"과 "10" 사이에서 변동할 수 있다.
도 18 및 도 19로부터 이해될 수 있듯이, 비트열(BW[4:0])의 값은 일정하지 않고 계속 변동할 수 있다. 그러므로, 증폭기(135)의 이득 값(2BW) 역시 변동할 수 있다. 예로서, 비트열(BW[4:0])의 값이 "01"과 "10" 사이에서 변동하는 경우, 증폭기(135)의 이득 값(2BW)은 "2(=21)"와 "4(=22)" 사이에서 변동할 수 있다.
따라서, 충분히 긴 시간 동안 이득 값(2BW)을 평균적으로 관찰하면, 이득 값(2BW)이 "2"와 "4" 사이의 어떤 값을 갖는 것으로 보일 수 있다. 비록 이득 값(2BW)이 2의 승수의 형태로 채용되었지만, 이득 값(2BW)은 충분히 긴 시간 동안 2의 승수로 표현되지 않는 어떤 값을 갖도록 구현될 수 있다. 이러한 특성은 이득 값(2BW)을 세밀하게 조절하는 것을 가능하게 할 수 있다.
다만, 도 18 및 도 19를 참조하여 설명된 비트열(BW[4:0])의 값 및 이득 값(2BW)은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다. 비트열(BW[4:0])의 값 및 이득 값(2BW)은 DPLL 회로(100)의 동작에 따라 다양하게 변경 또는 수정될 수 있다.
도 20은 도 2의 DPLL 회로(100)의 예시적인 동작을 설명하는 흐름도이다.
BBPFD(110)는 기준 신호(RS) 및 피드백된 신호(FS)를 수신할 수 있다(S210). BBPFD(110)는 기준 신호(RS) 및 피드백된 신호(FS)에 기초하여 검출 값(UPDNX)을 생성할 수 있고, 검출 값(UPDNX)으로부터 검출 값(UPDN)을 생성할 수 있다(S220).
대역폭 조정기(130)는 검출 값(UPDNX)에 기초하여 검출 값(UPDN)을 위한 증폭기(135)의 이득 값(2BW)을 조절할 수 있다. 이를 위해, 대역폭 조정기(130)는 검출 값(UPDNX)의 제 1 논리 값(예컨대, 논리 "0") 및 제 2 논리 값(예컨대, 논리 "1")에 응답하여 동작할 수 있다(S230).
검출 값(UPDNX)의 논리 값이 제 2 논리 값인 경우, 대역폭 조정기(130)는 카운트 값(CNT[10:0])을 감소시킬 수 있다(S240). 예로서, 카운트 값(CNT[10:0])은 "1"의 감소분만큼 감소할 수 있다. 반면, 검출 값(UPDNX)의 논리 값이 제 1 논리 값인 경우, 대역폭 조정기(130)는 카운트 값(CNT[10:0])을 증가시킬 수 있다(S245). 예로서, 카운트 값(CNT[10:0])은 "2"의 증가분만큼 증가할 수 있다.
대역폭 조정기(130)는 카운트 값(CNT[10:0])에 기초하여 비트열(BW[4:0])을 생성할 수 있다(S250). 예로서, 비트열(BW[4:0])은 카운트 값(CNT[10:0])에 포함되는 기준 개수의 상위 비트들로부터 생성될 수 있다. 이후, 대역폭 조정기(130)는 검출 값(UPDN)의 신호 레벨을 비트열(BW[4:0])에 기초하여 결정되는 이득 값(2BW)만큼 증폭시킬 수 있고, 이로써 증폭된 검출 값(AUPDN)을 생성할 수 있다(S260).
DLF(150)는 증폭된 검출 값(AUPDN)에 기초하여 디지털 코드(DC[9:0])를 생성할 수 있다(S270). DCO(170)는 디지털 코드(DC[9:0])에 기초하여 출력 신호(OS)를 생성할 수 있다(S280). 출력 신호(OS)는 BBPFD(110)로 피드백될 수 있다.
위 설명들은 본 발명을 구현하기 위한 예시적인 구성들 및 동작들을 제공하도록 의도된다. 본 발명의 기술 사상은 위에서 설명된 실시 예들뿐만 아니라, 위 실시 예들을 단순하게 변경하거나 수정하여 얻어질 수 있는 구현들도 포함할 것이다. 또한, 본 발명의 기술 사상은 위에서 설명된 실시 예들을 앞으로 용이하게 변경하거나 수정하여 달성될 수 있는 구현들도 포함할 것이다.
1000 : 전자 장치

Claims (20)

  1. 기준 신호의 제 1 위상과 피드백된 신호의 제 2 위상 사이의 선후를 지시하는 제 1 검출 값을 생성하고, 상기 기준 신호에 응답하여 상기 제 1 검출 값으로부터 제 2 검출 값을 생성하도록 구성되는 위상 주파수 검출기;
    상기 제 2 검출 값의 신호 레벨을 이득 값만큼 증폭시켜 증폭된 검출 값을 생성하고, 상기 제 1 검출 값에 기초하여 상기 이득 값을 조절하도록 구성되는 대역폭 조정기;
    상기 증폭된 검출 값에 기초하여 디지털 코드를 생성하도록 구성되는 디지털 루프 필터; 및
    상기 디지털 코드에 대응하는 주파수를 갖는 출력 신호를 생성하도록 구성되는 디지털 제어 발진기를 포함하되,
    상기 피드백된 신호는 상기 출력 신호에 기초하여 생성되고 상기 위상 주파수 검출기로 피드백되는 디지털 위상 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 제 1 위상이 상기 제 2 위상보다 뒤처지는 경우, 상기 제 1 검출 값은 제 1 논리 값을 갖고,
    상기 제 1 위상이 상기 제 2 위상보다 앞서는 경우, 상기 제 1 검출 값은 제 2 논리 값을 갖는 디지털 위상 고정 루프 회로.
  3. 제 1 항에 있어서,
    상기 위상 주파수 검출기는:
    상기 기준 신호에 응답하여 제 1 출력을 출력하도록 구성되는 제 1 논리 회로;
    상기 피드백된 신호에 응답하여 제 2 출력을 출력하도록 구성되는 제 2 논리 회로; 및
    상기 제 2 출력에 응답하여 상기 제 1 출력을 상기 제 1 검출 값으로서 생성하도록 구성되는 제 3 논리 회로를 포함하는 디지털 위상 고정 루프 회로.
  4. 제 3 항에 있어서,
    상기 위상 주파수 검출기는:
    상기 제 1 출력 및 상기 제 2 출력에 기초하여, 상기 제 1 논리 회로 및 상기 제 2 논리 회로의 상태들이 리셋되도록, 리셋 신호를 출력하도록 구성되는 제 4 논리 회로를 더 포함하는 디지털 위상 고정 루프 회로.
  5. 제 3 항에 있어서,
    상기 위상 주파수 검출기는:
    상기 기준 신호에 응답하여, 상기 제 3 논리 회로로부터 출력되는 상기 제 1 검출 값을 상기 제 2 검출 값으로서 생성하도록 구성되는 제 5 논리 회로를 더 포함하는 디지털 위상 고정 루프 회로.
  6. 제 1 항에 있어서,
    상기 제 1 검출 값의 논리 값이 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 동안, 상기 제 2 검출 값의 논리 값은 상기 제 1 논리 값으로 유지되는 디지털 위상 고정 루프 회로.
  7. 제 6 항에 있어서,
    상기 제 1 검출 값의 상기 논리 값이 상기 제 2 논리 값으로 변경됨에 응답하여, 상기 제 2 검출 값의 상기 논리 값이 상기 제 1 논리 값으로부터 상기 제 2 논리 값으로 변경되는 디지털 위상 고정 루프 회로.
  8. 제 7 항에 있어서,
    상기 제 2 검출 값의 상기 논리 값이 상기 제 1 논리 값으로부터 상기 제 2 논리 값으로 변경되는 동안, 상기 제 1 검출 값의 상기 논리 값은 상기 제 2 논리 값으로 유지되는 디지털 위상 고정 루프 회로.
  9. 제 1 항에 있어서,
    상기 피드백된 신호의 주파수의 변동량이 제 1 기준 값보다 적을수록, 기준 시간 동안 상기 제 1 검출 값의 제 1 논리 값들의 개수 대 상기 제 1 검출 값의 제 2 논리 값들의 개수의 비율이 1 대 1로 수렴하는 디지털 위상 고정 루프 회로.
  10. 제 9 항에 있어서,
    상기 피드백된 신호의 상기 주파수의 변동량이 제 2 기준 값보다 많을수록, 기준 시간 동안 상기 제 1 검출 값의 제 1 논리 값들의 개수 대 상기 제 1 검출 값의 제 2 논리 값들의 개수의 비율이 1 대 N으로 수렴하고,
    상기 N은 1보다 큰 실수인 디지털 위상 고정 루프 회로.
  11. 제 10 항에 있어서,
    상기 피드백된 신호의 상기 주파수의 변동량이 상기 제 1 기준 값과 상기 제 2 기준 값 사이의 제 3 기준 값으로 수렴할수록, 기준 시간 동안 상기 제 1 검출 값의 제 1 논리 값들의 개수 대 상기 제 1 검출 값의 제 2 논리 값들의 개수의 비율이 1 대 M으로 수렴하고,
    상기 M은 1과 상기 N 사이의 실수인 디지털 위상 고정 루프 회로.
  12. 제 1 항에 있어서,
    기준 시간 동안 상기 제 2 검출 값의 제 1 논리 값들의 개수 대 상기 제 2 검출 값의 제 2 논리 값들의 개수의 비율은, 상기 피드백된 신호의 주파수의 변동량과 무관하게, 1 대 1로 수렴하는 디지털 위상 고정 루프 회로.
  13. 각각이 기준 신호의 위상과 피드백된 신호의 위상 사이의 선후를 지시하는 제 1 검출 값 및 제 2 검출 값을 생성하도록 구성되는 위상 주파수 검출기;
    상기 제 2 검출 값의 신호 레벨을 이득 값만큼 증폭시켜 증폭된 검출 값을 생성하고, 상기 제 1 검출 값의 제 1 논리 값에 응답하여 상기 이득 값을 증가시키고, 상기 제 1 검출 값의 제 2 논리 값에 응답하여 상기 이득 값을 감소시키도록 구성되는 대역폭 조정기; 및
    상기 증폭된 검출 값과 관련되는 주파수를 갖는 출력 신호를 생성하도록 구성되는 디지털 제어 발진기를 포함하되,
    상기 피드백된 신호는 상기 출력 신호에 기초하여 생성되고 상기 위상 주파수 검출기로 피드백되는 디지털 위상 고정 루프 회로.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 대역폭 조정기는:
    상기 제 1 검출 값의 논리 값에 기초하여 증가 및 감소하는 카운트 값을 출력하도록 구성되는 카운터; 및
    상기 카운트 값에 기초하여 상기 이득 값을 결정하도록 구성되는 비트 선택기를 포함하는 디지털 위상 고정 루프 회로.
  16. 제 15 항에 있어서,
    상기 제 1 검출 값은 제 1 논리 값 및 제 2 논리 값을 포함하고,
    상기 카운트 값은 상기 제 1 검출 값의 상기 제 1 논리 값에 응답하여 증가분만큼 증가하고,
    상기 카운트 값은 상기 제 1 검출 값의 상기 제 2 논리 값에 응답하여 감소분만큼 감소하는 디지털 위상 고정 루프 회로.
  17. 제 16 항에 있어서,
    상기 증가분은 상기 감소분과 상이한 디지털 위상 고정 루프 회로.
  18. 제 15 항에 있어서,
    상기 비트 선택기는 상기 카운트 값의 제 1 비트열에 포함되는 기준 개수의 상위 비트들로부터 상기 이득 값과 관련되는 제 2 비트열을 생성하도록 더 구성되는 디지털 위상 고정 루프 회로.
  19. 제 18 항에 있어서,
    상기 대역폭 조정기는:
    상기 제 2 검출 값의 상기 신호 레벨을 상기 제 2 비트열에 기초하여 결정되는 상기 이득 값만큼 증폭시켜 상기 증폭된 검출 값을 출력하도록 구성되는 증폭기를 더 포함하는 디지털 위상 고정 루프 회로.
  20. 각각이 기준 신호의 위상과 피드백된 신호의 위상 사이의 선후를 지시하는 제 1 검출 값 및 제 2 검출 값을 생성하도록 구성되는 위상 주파수 검출기;
    상기 제 2 검출 값의 신호 레벨을 이득 값만큼 증폭시켜 증폭된 검출 값을 생성하고, 상기 제 1 검출 값의 제 1 논리 값 및 제 2 논리 값에 각각 응답하여 상기 이득 값을 증가 및 감소시키도록 구성되는 대역폭 조정기; 및
    상기 증폭된 검출 값과 관련되는 주파수를 갖는 출력 신호를 생성하도록 구성되는 디지털 제어 발진기를 포함하되,
    상기 피드백된 신호의 주파수의 변동량이 기준 값보다 많을수록, 기준 시간 동안 상기 제 1 검출 값의 제 1 논리 값들의 개수 대 상기 제 1 검출 값의 제 2 논리 값들의 개수의 비율은 1 대 M으로 수렴하고,
    상기 M은 1보다 큰 실수인 디지털 위상 고정 루프 회로.
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