KR102438317B1 - 히스테리시스를 갖는 저전압 신호를 처리하는 수신 회로 - Google Patents

히스테리시스를 갖는 저전압 신호를 처리하는 수신 회로 Download PDF

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Abstract

본 발명의 실시 예에 따른 수신 회로는 제1 전압 레벨에 대응하는 입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하는 히스테리시스 검출기, 및 검출 신호를 수신하여, 제1 전압 레벨보다 높은 제2 전압 레벨로 변환하여 출력 신호로 출력하고, 제2 전압 레벨의 피드백 신호를 출력하는 레벨 시프터(level shifter)를 포함하고, 히스테리시스 검출기는 레벨 시프터로부터 피드백 신호를 수신하고, 피드백 신호를 기반으로 제1 문턱 전압 및 제2 문턱 전압을 조절한다.

Description

히스테리시스를 갖는 저전압 신호를 처리하는 수신 회로{RECEIVING CIRCUIT TO PROCESS LOW VOLTAGE SIGNAL WITH HYSTERESIS}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 히스테리시스를 갖는 저전압 신호를 처리하는 수신 회로에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
최근의 모바일 트랜드에 따라 반도체 집적 회로는 고집적, 고성능 및 저전력화를 추구하고 있다. 반도체 집적 회로의 저전력화는 다양한 방식으로 구현될 수 있다. LPDDR 메모리 및 이를 사용하는 모바일용 SoC에서는 고속 데이터 전송이 필요한 고속 모드, 저속 데이터 전송이 필요한 저속 모드를 구분하여 회로와 전원 전압 조절 등을 통해 에너지 효율을 높이는 노력이 요구된다.
본 발명의 목적은 정적 전류 및 면적을 감소하고, 입력 신호의 잡음에 대한 높은 필터링 특성을 제공하는 히스테리시스를 갖는 저전압 신호를 처리하는 수신 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 수신 회로는 제1 전압 레벨에 대응하는 입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하는 히스테리시스 검출기, 및 검출 신호를 수신하여, 제1 전압 레벨보다 높은 제2 전압 레벨로 변환하여 출력 신호로 출력하고, 제2 전압 레벨의 피드백 신호를 출력하는 레벨 시프터(level shifter)를 포함하고, 히스테리시스 검출기는 레벨 시프터로부터 피드백 신호를 수신하고, 피드백 신호를 기반으로 제1 문턱 전압 및 제2 문턱 전압을 조절한다.
예시적인 실시 예에서, 히스테리시스 검출기는, 제1 전원 전압 및 제1 노드에 연결되고, 입력 신호에 응답하는 제1 PMOS 트랜지스터, 제1 노드 및 제2 노드에 연결되고, 입력 신호에 응답하는 제2 PMOS 트랜지스터, 제2 노드 및 제3 노드에 연결되고, 입력 신호에 응답하는 제1 NMOS 트랜지스터, 제3 노드 및 접지 노드에 연결되고, 입력 신호에 응답하는 제2 NMOS 트랜지스터, 제1 노드 및 기준 전압에 연결되고, 피드백 신호에 응답하는 제3 PMOS 트랜지스터, 제3 노드 및 기준 전압에 연결되고, 피드백 신호에 응답하는 제3 NMOS 트랜지스터, 및 제2 노드의 신호인 상기 검출 신호를 반전하여 반전된 검출 신호를 출력하는 인버터를 포함한다.
예시적인 실시 예에서, 레벨 시프터는, 제2 전원 전압 및 제4 노드에 연결되고, 제5 노드의 신호에 응답하는 제4 PMOS 트랜지스터, 제2 전원 전압 및 제5 노드에 연결되고, 제4 노드의 신호에 응답하는 제5 PMOS 트랜지스터, 제4 노드 및 접지 노드에 연결되고, 반전된 검출 신호에 응답하는 제4 NMOS 트랜지스터, 및 제5 노드 및 접지 노드에 연결되고, 검출 신호에 응답하는 제5 NMOS 트랜지스터를 포함한다.
예시적인 실시 예에서, 피드백 신호는 제4 노드의 신호와 대응하고, 출력 신호는 제5 노드의 신호와 대응한다.
예시적인 실시 예에서, 제1 전압 레벨은 제1 전원 전압의 레벨보다 낮다.
예시적인 실시 예에서, 제2 전압 레벨은 제2 전원 전압의 레벨과 대응한다.
예시적인 실시 예에서, 제1 전원 전압의 레벨은 기준 전압의 레벨 보다 높고, 제2 전원 전압의 레벨은 제1 전원 전압의 레벨보다 높다.
예시적인 실시 예에서, 입력 신호의 상승 에지에서, 입력 신호의 레벨이 제1 문턱 전압 이상에서, 출력 신호는 로직-로우에서 로직-하이로 천이되고, 입력 신호의 하강 에지에서, 입력 신호의 레벨이 제2 문턱 전압 미만에서, 출력 신호는 로직-하이에서 로직-로우로 천이된다.
예시적인 실시 예에서, 기준 전압의 레벨이 증가함에 따라, 제1 문턱 전압의 레벨이 증가하고, 제2 문턱 전압의 레벨이 증가한다.
예시적인 실시 예에서, 기준 전압의 레벨이 증가할수록, 제1 문턱 전압의 레벨의 증가 폭이 제2 문턱 전압의 레벨의 증가 폭보다 크다.
본 발명의 실시 예에 따른 수신 회로는 입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하고, 제1 전원 전압 및 기준 전압을 사용하는 히스테리시스 검출기, 및 검출 신호를 수신하고, 검출 신호의 전압 레벨을 변환하여 출력 신호로 출력하고, 피드백 신호를 히스테리시스 검출기로 제공하고, 제1 전원 전압 보다 높은 제2 전원 전압을 사용하는 레벨 시프터를 포함하고, 히스테리시스 검출기는, 제1 전원 전압 및 제1 노드에 연결되고, 입력 신호에 응답하는 제1 PMOS 트랜지스터, 제1 노드 및 제2 노드에 연결되고, 입력 신호에 응답하는 제2 PMOS 트랜지스터, 제2 노드 및 제3 노드에 연결되고, 입력 신호에 응답하는 제1 NMOS 트랜지스터, 제3 노드 및 접지 노드에 연결되고, 입력 신호에 응답하는 제2 NMOS 트랜지스터, 제1 노드 및 기준 전압에 연결되고, 피드백 신호에 응답하는 제3 PMOS 트랜지스터, 제3 노드 및 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 NMOS 트랜지스터, 검출 신호를 수신하고, 검출 신호를 반전시켜 반전된 검출 신호를 출력하는 제1 인버터, 및 반전된 검출 신호를 수신하고, 반전된 검출 신호를 반전하여 출력하는 제2 인버터를 포함하고, 레벨 시프터는, 제2 전원 전압 및 제4 노드에 연결되고, 제5 노드의 신호에 응답하는 제4 PMOS 트랜지스터, 제2 전원 전압 및 제5 노드에 연결되고, 제4 노드의 신호에 응답하는 제5 PMOS 트랜지스터, 제4 노드 및 접지 노드에 연결되고, 반전된 검출 신호에 응답하는 제4 NMOS 트랜지스터, 및 제5 노드 및 접지 노드에 연결되고, 제2 인버터로부터 출력된 신호에 응답하는 제5 NMOS 트랜지스터를 포함한다.
예시적인 실시 예에서, 입력 신호를 수신하고, 입력 신호의 전압 레벨을 기반으로 기준 전압의 레벨을 조절하는 기준 전압 제어기를 더 포함한다.
예시적인 실시 예에서, 입력 신호의 상승 에지에서, 입력 신호의 레벨이 제1 문턱 전압 이상에서, 출력 신호는 로직-로우에서 로직-하이로 천이되고, 입력 신호의 하강 에지에서, 입력 신호의 레벨이 제2 문턱 전압 미만에서, 출력 신호는 로직-하이에서 로직-로우로 천이된다.
예시적인 실시 예에서, 수신 회로는 기준 전압의 레벨을 기반으로, 제1 문턱 전압의 레벨 및 제2 문턱 전압의 레벨을 조절한다.
예시적인 실시 예에서, 입력 신호는 제1 전원 전압의 레벨 이하이고, 가변적인 전압 레벨을 갖는다.
예시적인 실시 예에서, 피드백 신호의 전압 레벨은 제1 전원 전압의 레벨 이상이다.
본 발명에 따르면, 수신 회로는 전원 전압 레벨보다 낮은 입력 신호를 수신하여 히스테리시스 특성을 갖는 신호를 출력하며, 문턱 전압들의 레벨을 조절할 수 있다. 따라서, 향상된 히스테리시스를 갖는 저전압 신호를 처리하는 수신 회로가 제공된다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 2a 및 도 2b는 수신 회로의 입력 신호 및 출력 신호를 예시적으로 보여주는 그래프들이다.
도 3a 및 도 3b는 수신 회로의 소모 전류를 예시적으로 보여주는 그래프들이다.
도 4는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 5는 도 1의 수신 회로를 예시적으로 보여주는 블록도이다.
도 6은 도 5의 히스테리시스 검출기 및 레벨 시프터를 상세하게 보여주는 회로도이다.
도 7a 및 도 7b는 수신 회로의 기준 전압의 변화에 따른 출력 신호를 예시적으로 보여주는 그래프들이다.
도 8은 기준 전압의 변화에 따른 문턱 전압들의 변화를 예시적으로 보여주는 그래프이다.
도 9a 및 도 9b는 수신 회로의 소모 전류를 예시적으로 보여주는 그래프들이다.
도 10은 본 발명에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 전자 장치(1000)는 시스템-온-칩(1100)(SoC; System-on-Chip) 및 메모리 장치(1200)를 포함할 수 있다. 예시적으로, 전자 장치(1000)는 데스크톱(desktop) 컴퓨터, 랩톱(laptop) 컴퓨터, 워크스테이션, 서버, 스마트폰, 태블릿 PC, 디지털 카메라, 블랙박스 등과 같은 다양한 컴퓨팅 장치들 중 하나일 수 있다.
SoC(1100)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 예를 들어, SoC(1100)는 전자 장치(1000)의 전반적인 동작을 제어하도록 구성된 애플리케이션 프로세서(AP; Application Processor)일 수 있다. SoC(1100)는 전자 장치(1000)에서 실행되는 운영 체제, 프로그램, 또는 애플리케이션을 실행할 수 있다.
SoC(1100)는 메모리 장치(1200)에 데이터를 저장하거나 또는 메모리 장치(1200)에 저장된 데이터를 읽을 수 있다. SoC(1100)는 프로세서(미도시) 및 메모리 컨트롤러(1110)를 포함할 수 있다. 프로세서는 전자 장치(1000)에서 수행되는 다양한 연산을 수행하고, 데이터를 처리할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1200)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1110)는 메모리 장치(1200)를 제어하기 위한 제어 신호(CTRL)를 메모리 장치(1200)로 전송할 수 있고, 메모리 장치(1200)와 데이터 라인(DQ)을 통해 데이터(DATA)를 주고받을 수 있다. 예를 들어, 제어 신호(CTRL)는 커맨드/어드레스 신호(CA; command/address), 커맨드 래치 활성화 신호(CLE; command latch enable), 어드레스 래치 활성화 신호(ALE; address latch enable), 읽기 활성화 신호(RE/; read enable), 쓰기 활성화 신호(WE; write enable) 등을 포함할 수 있다.
메모리 장치(1200)는 메모리 컨트롤러(1110)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(1200)는 메모리 컨트롤러(1110)로부터 수신된 신호들에 응답하여, 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(1110)로 제공할 수 있다. 예시적인 실시 예에서, 메모리 장치(1200)는 DRAM(Dynamic Random Access Memory) 장치일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 메모리 컨트롤러(1110) 및 메모리 장치(1200)는 미리 정해진 인터페이스를 기반으로 서로 통신할 수 있다. 미리 정해진 인터페이스는 LPDDR(Low Power Double DDR)일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 미리 정해진 인터페이스는 DDR(Double Data Rate), USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), 또는 NVM-e(Nonvolatile Memory-express) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(1110) 및 메모리 장치(1200)는 LPDDR 4.0 사양(Specification)의 프로토콜 또는 LPDDR 5.0 사양(Specification)의 프로토콜을 기반으로 서로 통신할 수 있다.
예시적인 실시 예에서, 메모리 장치(1200)는 수신 회로(1210)를 포함할 수 있다. 수신 회로(1210)는 동적 전압(operation voltage)으로 다양한 규격의 전원 전압을 사용할 수 있다. 즉, 수신 회로(1210)는 고전압(VDDH)(예를 들어, 0.9V 또는 1.05V) 또는 저전압(VDD)(예를 들어, 0.5V)을 사용할 수 있다. 본 발명의 실시 예에 따른 수신 회로(1210)는 저전압 공정을 통해서 형성되는 트랜지스터들을 포함할 수 있다.
수신 회로(1210)는 입력 신호를 수신할 수 있다. 예를 들어, 입력 신호는 데이터 라인들 통해 수신된 데이터 신호 또는 제어 라인들을 통해 수신된 제어 신호(CTRL)일 수 있다. 입력 신호는 LVSTL(Low Voltage Swing Terminated Logic) 규격의 신호일 수 있다. 입력 신호의 레벨은 저전압(VDD) 레벨에 대응하거나 또는 저전압(VDD) 레벨보다 낮을 수 있다. 입력 신호의 레벨은 가변적일 수 있다. 예를 들어, 입력 신호가 낮은 전압 레벨로 스윙하는 경우, 임피던스(impedance) 또는 채널 손실로 인하여 입력 신호의 레벨이 변화할 수 있다. 이로 인해, 수신 회로는 문턱 전압을 조절이 필요할 수 있다.
예시적인 실시 예에서, 수신 회로(1210)는 입력 신호를 기반으로 히스테리시스 특성을 갖는 출력 신호를 생성할 수 있다. 수신 회로(1210)는 저전압(VDD) 레벨에 대응하는 입력 신호를 고전압(VDDH) 레벨에 대응하는 출력 신호로 변환할 수 있다. 고전압(VDDH)은 로직 회로에서 사용되는 전압일 수 있다. 수신 회로(1210)는 출력 신호를 로직 회로로 제공할 수 있다. 수신 회로(1210)의 구성 및 보다 자세한 설명은 이하의 도면에서 설명된다.
도 2a 및 도 2b는 수신 회로의 입력 신호 및 출력 신호를 예시적으로 보여주는 그래프들이다. 도 2a에서, 저전압(VDD) 레벨의 스윙폭을 갖는 제1 입력 신호를 수신하는 실시 예가 도시되고, 도 2b에서, 저전압 레벨 보다 낮은 레벨(예를 들어, VDD/2)의 스윙폭을 갖는 제2 입력 신호를 수신하는 실시 예가 도시된다. 도 2a 및 도 2b의 그래프들의 가로축들은 시간을 가리키고, 그래프들의 세로축들은 전압을 가리킨다. 명확하게 설명하기 위해, 도 2a에서, 제1 입력 신호는 일점 쇄선으로 도시되고, 제1 출력 신호은 실선으로 도시된다. 도 2b에서, 제2 입력 신호는 일점 쇄선으로 도시되고, 제2 출력 신호는 실선으로 도시된다.
도 1, 도 2a, 및 도 2b를 참조하면, 수신 회로는 슈미트 트리거(Schmitt Trigger) 회로(또는 히스테리시스 검출기)를 통해 입력 신호에 대한 출력 신호의 히스테리시스 효과를 제공할 수 있다. 수신 회로는 출력 신호가 천이되기 위한 입력 신호의 레벨 기준을 상승 에지(rising edge) 및 하강 에지(falling edge)에서 다르게 제공할 수 있다.
예를 들어, 수신 회로는 제1 입력 신호의 상승 에지에서 제1 입력 신호의 레벨이 제1 문턱 전압(VIH)의 레벨(예를 들어, 제1 전압(Va)) 이상에서 제1 출력 신호를 천이(transition)시킬 수 있다. 즉, 수신 회로는 제1 시점(t1)에서 제1 출력 신호를 로직-로우에서 로직-하이로 천이시킬 수 있다. 수신 회로는 제1 입력 신호의 하강 에지에서 제2 문턱 전압(VIL)의 레벨(예를 들어, 제2 전압(Vb)) 미만에서 제1 출력 신호를 천이키실 수 있다. 즉, 수신 회로는 제2 시점(t2)에서 제1 출력 신호를 로직-하이에서 로직-로우로 천이시킬 수 있다.
이와 마찬가지로, 수신 회로는 제2 입력 신호의 상승 에지에서 제2 입력 신호의 레벨이 제1 문턱 전압(VIH)의 레벨(예를 들어, 제1 전압(Va)) 이상에서 제2 출력 신호를 천이시킬 수 있다. 수신 회로는 제2 입력 신호의 하강 에지에서 제2 문턱 전압(VIL)의 레벨(예를 들어, 제2 전압(Vb)) 미만에서 제2 출력 신호를 천이키실 수 있다.
수신 회로는 제1 및 제2 문턱 전압들(VIH, VIL)을 서로 다르게 설정할 수 있다. 이로 인해, 외부 노이즈 및 신호 간섭 등으로 인하여 입력 신호에 글리치(glitch) 또는 변동(fluctuation)이 발생하더라도, 수신 회로는 안정적인 출력 신호를 생성할 수 있다.
도 2a를 참조하면, 제1 시간(T1) 동안 제1 출력 신호는 로직-하이로 유지될 수 있고, 제2 시간(T2) 동안 제1 출력 신호는 로직-로우로 유지될 수 있다. 제1 입력 신호를 수신하는 수신 회로는 안정적인 제1 출력 신호를 생성할 수 있다.
도 2b를 참조하면, 제3 시간(T3) 동안 제2 출력 신호는 로직-하이로 유지될 수 있고, 제4 시간(T4) 동안 제2 출력 신호는 로직-로우로 유지될 수 있다. 제1 문턱 전압(VIH)의 레벨(예를 들어, 제1 전압(Va)) 및 제2 문턱 전압(VIL)의 레벨(예를 들어 제2 전압(Vb))은 제2 입력 신호에 비하여 상대적으로 높을 수 있다. 이로 인해, 제3 시간(T3)이 제1 시간(T1)에 비해 지나치게 짧고, 제4 시간(T4)이 제2 시간(T2) 보다 지나치게 길 수 있다. 즉, 수신 회로는 제3 시간(T3) 및 제4 시간(T4)의 균형이 틀어진 제2 출력 신호를 제공할 수 있다.
제1 입력 신호 및 제2 입력 신호의 전압 레벨들이 서로 다르더라도, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨이 동일할 수 있다. 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨은 PMOS 트랜지스터 또는 NMOS 트랜지스터의 크기 또는 면적에 따라 결정될 수 있다. 다시 말해서, 입력 신호의 전압 레벨과 관계없이, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨은 트랜지스터의 크기를 기반으로 결정될 수 있다.
이로 인해, 입력 신호의 전압 레벨이 가변적인 경우, 안정적인 출력 신호를 생성하는데 문제가 발생할 수 있다. 다시 말해, 입력 신호의 전압 레벨이 가변적인 경우, 입력 신호의 전압 레벨에 따라 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨의 조절이 필요할 수 있다.
도 3a 및 도 3b는 수신 회로의 소모 전류를 예시적으로 보여주는 그래프들이다. 도 3a에서, 저전압(VDD) 레벨의 스윙폭을 갖는 제1 입력 신호를 수신하는 실시 예가 도시되고, 도 3b에서, 저전압 레벨 보다 낮은 레벨(예를 들어, VDD/2)의 스윙폭을 갖는 제2 입력 신호를 수신하는 실시 예가 도시된다. 도 3a 및 도 3b의 그래프들의 가로축들은 시간을 가리키고, 그래프들의 세로축들은 전류를 가리킨다.
도 3a 및 도 3b를 참조하면, 출력 신호가 도시되어 있지 않지만, 출력 신호가 로직-로우에서 로직-하이로 천이되거나, 로직-하이에서 로직-로우로 천이되는 시점에서 피크 전류가 발생할 수 있다. 예를 들어, 제1 시점(t1) 및 제2 시점(t2)에서, 최대 제1 전류(I1)인 피크 전류가 발생할 수 있다.
도 3a 그래프의 제1 면적(s1)은 제1 입력 신호를 수신하는 수신 회로에서 일정 시간 동안 소모한 총 전류 소모량을 가리키고, 도 3b의 그래프의 제2 면적(s2)은 제2 입력 신호를 수신하는 수신 회로에서 일정 시간 동안 소모한 총 전류 소모량을 가리킨다. 제2 면적(s2)이 제1 면적(s1) 보다 큰 것을 확인할 수 있다. 즉, 제2 입력 신호와 같이, 입력 신호의 스윙폭이 저전압 레벨 보다 낮은 경우 전류 소모량이 증가할 수 있다.
전원 전압에 대응하는 입력 신호를 수신하는 수신 회로에서, 정적 전류 및 누설 전류가 발생하지 않을 수 있다. 수신 회로는 출력 신호가 로직-로우에서 로직-하이로 천이 또는 로직-하이에서 로직-로우로 천이하는 구간에서만 짧은 시간 동안 전류를 소모할 수 있다. 반면에, 전원 전압보다 낮은 레벨에 대응하는 입력 신호를 수신하는 수신 회로에서, 정적 전류 및 누설 전류가 발생할 수 있다. 이로 인해, 전력 소모가 증가할 수 있다.
입력 신호의 전압 레벨이 낮은 경우, NMOS 트랜지스터를 턴-온 상태로 변화시키기 위해 NMOS 트랜지스터의 크기가 PMOS 트랜지스터의 크기에 비해 수십 배 이상 크게 설계될 필요가 있다. 전체 트랜지스터들의 면적이 증가하면서, 기생 커패시터가 증가하고, 동작 속도는 감소하며, 동적 전류 소모가 증가하는 문제가 발생할 수 있다. 입력 신호가 낮은 전압 레벨에서 스윙하므로, PMOS 트랜지스터의 턴-오프 또는 턴-온상태가 분명하지 않을 수 있다. PMOS 트랜지스터는 트라이오드 상태(triode state) 또는 포화 상태(saturation state)에서 동작할 수 있다. 이로 인해 정적 전류가 발생할 수 있다.
LPDDR 4.0/5.0 사양 이전에는, 메모리 컨트롤러(1110) 및 메모리 장치(1200)는 에너지 효율을 높이기 위해서 고속 모드 또는 저속 모드로 동작할 수 있다. 고속 모드에서, 메모리 컨트롤러(1110) 및 메모리 장치(1200)에 포함된 물리 계층(PHY; physical layer)은 CTLE(continuous time linear equalizer), 및 DFE(decision feedback equalizer) 등과 같은 등화기(equalizer)를 사용하여 채널 손실(channel loss)을 보상할 수 있다. CTLE(continuous time linear equalizer), 및 DFE(decision feedback equalizer) 등과 같은 등화기(equalizer)는 전력 소모가 크고 회로가 복잡할 수 있다. 저속 모드에서, PHY는 고속 모드에 비하여 데이터의 채널 손실이 적으므로, 슈미트 트리거 회로를 사용할 수 있다. 슈미트 트리거 회로는 디지털 회로 기반의 저전력 구조를 가지며, 회로가 간단할 수 있다.
LPDDR 4.0/5.0 사양에서, 메모리 컨트롤러(1110) 및 메모리 장치(1200)는 LVSTL(Low Voltage Swing Terminated Logic) 기술에 의한 낮은 전압 레벨로 스윙하는 데이터를 송수신할 수 있다. 특히 LPDDR 5/0 사양에서, 입력 신호의 레벨이 감소하여, 입력 신호는 0mV 및 140mV 사이에서 스윙할 수 있다. 이로 인해, 기존의 저속 모드에서 사용된 슈미트 트리거 회로를 사용하는 경우, 누설 전류 및 면적 증가 등의 문제가 발생할 수 있다.
도 4는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1 및 도 4를 참조하면, 메모리 장치(1200)는 입출력 패드(IOPAD), 수신 회로(1210), 송신 회로(1210), 및 로직 회로(1210)를 포함할 수 있다. 수신 회로(1210)는 입출력 패드(IOPAD)를 통해 데이터 또는 제어 신호를 수신하여 로직 회로(1210)로 제공할 수 있다. 즉, 수신 회로(1210)는 입출력 패드(IOPAD)로부터 제공된 입력 신호를 기반으로 출력 신호를 생성하여 로직 회로(1210)로 제공할 수 있다.
예시적인 실시 예에서, 수신 회로(1210)는 입력 신호에 대한 출력 신호의 히스테리시스 효과를 제공할 수 있다. 수신 회로(1210)는 저전압(VDD) 레벨 이하의 스윙폭을 갖는 입력 신호에 대해서 잡음에 대한 높은 필터링 특성을 제공할 수 있다. 수신 회로(1210)는 가변적인 전압 레벨을 갖는 입력 신호에 대해서 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)을 조절하여 안정적인 출력 신호를 제공할 수 있다.
예시적인 실시 예에서, 수신 회로(1210)는 저전압(VDD) 레벨 이하의 스윙폭을 갖는 입력 신호를 변환하여 고전압(VDDH) 레벨의 스윙폭을 갖는 출력 신호를 로직 회로에게 제공할 수 있다. 즉, 수신 회로(1210)에서 출력 되는 출력 신호의 전압 레벨은 입력 신호에 비하여 상대적으로 높을 수 있다.
입출력 패드(IOPAD)로부터 제공된 입력 신호의 레벨과 로직 회로(1210)에서 처리할 수 있는 신호 레벨이 서로 다를 수 있다. 예를 들어, 저속으로 데이터를 전송하는 저속 모드에서, 수신 회로(1210)는 에너지 효율을 높이기 위해서 저전압(VDD)을 사용하여 입력 신호를 수신할 수 있다. 이러한 경우, 수신 회로(1210)는 신호 레벨의 차이를 보완할 수 있다. 즉, 로직 회로(1210)가 고전압(VDDH)을 전원 전압으로 사용하는 경우, 수신 회로(1210)는 입력 신호를 변환하여 고전압(VDDH) 레벨에 대응하는 출력 신호를 생성할 수 있다.
송신 회로(1210)는 로직 회로(1210)를 통해 제공받은 데이터를 입출력 패드(IOPAD)를 통해 SoC(1100)로 제공할 수 있다. 로직 회로(1210)는 수신 회로(1210) 및 송신 회로(1210)와 연결될 수 있다. 로직 회로(1210)는 고전압(VDDH)을 사용할 수 있다. 예시적인 실시 예에서, 로직 회로(1210)는 수신 회로(1210)를 통해 SoC(1100)로부터 제공된 데이터들을 저장할 수 있다. 로직 회로(1210)는 SoC(1100)로부터 수신된 신호들에 응답하여, 저장된 데이터를 송신 회로(1210)를 통해 SoC(1100)로 제공할 수 있다. 예를 들어, 로직 회로(1210)는 메모리 셀 어레이, 어드레스 디코더, 페이지 버퍼 회로 및 제어 로직 회로를 포함할 수 있다.
상술한 바와 같이, 수신 회로(1210)는 입력 신호를 기반으로 히스테리시스 특성을 갖고, 고전압(VDDH)에 대응하는 전압 레벨을 갖는 출력 신호를 생성할 수 있다. 수신 회로(1210)는 누설 전류(leakage current) 또는 정적 전류를 제거하고, 면적을 최소화할 수 있다. 수신 회로(1210)는 입력 신호의 레벨 변화에 따라 문턱 전압을 조절할 수 있다. 수신 회로(1210)의 구조 및 기능은 이하의 도면을 참조하여 보다 자세하게 설명된다.
도 5는 도 1의 수신 회로를 예시적으로 보여주는 블록도이다. 도 1, 도 4, 및 도 5를 참조하면, 수신 회로(1210)는 히스테리시스 검출기(1211) 레벨 시프터(1212)(level shifter), 및 기준 전압 제어기(1213)를 포함할 수 있다.
히스테리시스 검출기(1211)는 입출력 패드(IOPAD)로부터 입력 신호(IS)를 수신할 수 있다. 히스테리시스 검출기(1211)는 입력 신호(IS)를 기반으로 히스테리시스 특성을 갖는 검출 신호(DS)를 생성할 수 있다. 히스테리시스 검출기(1211)는 검출 신호(DS)를 레벨 시프터(1212)에게 제공할 수 있다. 히스테리시스 검출기(1211)는 저전압(VDD) 전원 전압을 사용할 수 있다. 히스테리시스 검출기(1211)는 기준 전압(VREF)을 기준 전압 제어기(1213)로부터 수신할 수 있다.
레벨 시프터(1212)는 저전압(VDD)에 대응하는 검출 신호(DS)를 수신할 수 있다. 레벨 시프터(1212)는 검출 신호(DS)를 기반으로 고전압(VDDH)에 대응하는 출력 신호(OS)를 생성할 수 있다. 즉, 레벨 시프터(1212)는 저전압(VDD) 레벨의 스윙폭을 갖는 검출 신호(DS)를 변환하여 고전압(VDDH) 레벨의 스윙폭을 갖는 출력 신호(OS)를 제공할 수 있다. 레벨 시프터(1212)는 고전압(VDDH) 전원 전압을 사용할 수 있다. 레벨 시프터(1212)는 피드백 신호(FS)를 히스테리시스 검출기(1211)에게 제공할 수 있다. 예를 들어, 피드백 신호(FS)는 고전압(VDDH) 레벨에 대응할 수 있다. 레벨 시프터(1212)는 생성된 출력 신호(OS)를 로직 회로(1210)로 제공할 수 있다.
기준 전압 제어기(1213)는 입력 신호(IS)를 수신할 수 있다. 기준 전압 제어기(1213)는 입력 신호(IS)를 기반으로 기준 전압(VREF)을 생성할 수 있다. 예를 들어, 입력 신호(IS)의 전압 레벨이 감소함에 따라, 기준 전압(VREF)의 레벨은 감소할 수 있다. 즉, 기준 전압 제어기(1213)는 입력 신호(IS)를 기반으로 기준 전압(VREF)의 레벨을 조절할 수 있다. 예시적인 실시 예에서, 기준 전압(VREF)은 고속 모드에서 사용될 수 있다. 기준 전압 제어기(1213)는 히스테리시스 검출기(1211)로 기준 전압(VREF)을 제공할 수 있다.
도 6은 도 5의 히스테리시스 검출기 및 레벨 시프터를 상세하게 보여주는 회로도이다. 예시적인 실시 예에서, 도 6에 도시된 회로도는 본 발명의 실시 예를 명확하게 설명하기 위한 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상으로부터의 벗어남 없이, 도 6에 도시된 회로도는 동일하거나 또는 유사한 기능을 수행하도록 다양한 등가 회로의 형태로 변형될 수 있다.
도 1, 도 5, 및 도 6을 참조하면, 히스테리시스 검출기(1211)는 제1 내지 제3 PMOS 트랜지스터들(MP1~MP3), 제1 내지 제3 NMOS 트랜지스터들(MN1~MN3), 제1 및 제2 인버터들(IVT1, IVT2)을 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 제1 노드(n1) 및 제1 전원 노드(즉, 저전압(VDD)이 수신되는 노드)와 연결되고, 입력 신호(IS)에 응답하여 동작할 수 있다. 제2 PMOS 트랜지스터(MP2)는 제1 노드(n1) 및 제2 노드(n2)와 연결되고, 입력 신호(IS)에 응답하여 동작할 수 있다. 제1 NMOS 트랜지스터(MN1)는 제2 노드(n2) 및 제3 노드(n3)와 연결되고, 입력 신호(IS)에 응답하여 동작할 수 있다. 제2 NMOS 트랜지스터(MN2)는 제3 노드(n3) 및 접지 노드 사이에 연결되고, 입력 신호(IS)에 응답하여 동작할 수 있다.
제3 PMOS 트랜지스터(MP3)는 제1 노드(n1) 및 제2 전원 노드(즉, 기준 전압(VREF)이 수신되는 노드)와 연결되고, 피드백 신호(FS)에 응답하여 동작할 수 있다. 제3 NMOS 트랜지스터(MN3)는 제3 노드(n3) 및 제2 전원 노드(즉, 기준 전압(VREF)이 수신되는 노드)와 연결되고, 피드백 신호(FS)에 응답하여 동작할 수 있다. 예를 들어, 피드백 신호(FS)는 레벨 시프터(1212)로부터 제공될 수 있다. 피드백 신호(FS)는 레벨 시프터(1212)의 제4 노드(n4)의 신호일 수 있다. 피드백 신호(FS)의 전압 레벨은 고전압(VDDH) 레벨에 대응할 수 있다.
히스테리시스 검출기(1211)는 제2 노드(n2)의 신호를 검출 신호(DS)로서 출력할 수 있다. 히스테리시스 검출기(1211)는 검출 신호(DS) 및 반전된 검출 신호(DS)를 레벨 시프터(1212)에게 제공할 수 있다.
제1 인버터(IVT1)는 제2 노드(n2) 및 제2 인버터(IVT2)와 연결될 수 있다. 제1 인버터(IVT1)는 제2 노드(n2)의 신호(즉, 검출 신호(DS))를 반전하여 반전된 검출 신호(DS)를 출력 할 수 있다. 제1 인버터(IVT1)로부터 출력된 신호는 제2 인버터(IVT2) 및 레벨 시프터(1212)의 제4 NMOS 트랜지스터(MN4)의 게이트에 제공될 수 있다.
제2 인버터(IVT2)는 제1 인버터(IVT1) 및 레벨 시프터(1212)의 제5 NMOS 트랜지스터(MN5)의 게이트와 연결될 수 있다. 제2 인버터(IVT2)는 제1 인버터(IVT1)로부터 제공된 반전된 검출 신호(DS)를 다시 반전하여 출력할 수 있다. 제2 인버터(IVT2)로부터 출력된 신호는 레벨 시프터(1212)의 제5 NMOS 트랜지스터(MN5)의 게이트에 제공될 수 있다.
예시적인 실시 예에서, 제1 및 제2 인버터들(IVT1, IVT2)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성될 수 있다. 예를 들어, 제1 인버터(IVT1)의 PMOS 트랜지스터는 제1 전원 노드 및 제6 노드(미도시)와 연결되고, 검출 신호(DS)에 응답하여 동작할 수 있다. 제1 인버터(IVT1)의 NMOS 트랜지스터는 제6 노드 및 접지 노드와 연결되고, 검출 신호(DS)에 응답하여 동작할 수 있다. 제1 인버터(IVT1)는 제6 노드의 신호를 반전된 검출 신호(DS)로서 출력할 수 있다. 제2 인버터(IVT2)의 PMOS 트랜지스터는 제1 전원 노드 및 제7 노드(미도시)와 연결되고, 반전된 검출 신호(DS)에 응답하여 동작할 수 있다. 제2 인버터(IVT2)의 NMOS 트랜지스터는 제7 노드 및 접지 노드와 연결되고, 반전된 검출 신호(DS)에 응답하여 동작할 수 있다. 제2 인버터(IVT2)는 제7 노드의 신호를 출력하여 레벨 시프터(1212)의 제5 NMOS 트랜지스터(MN5)의 게이트에 제공할 수 있다.
히스테리시스 검출기(1211)는 저전압(VDD)을 전원 전압으로 사용하는 슈미트 트리거 타입으로 구성된다. 히스테리시스 검출기(1211)는 입력 신호(IS)에 대해서 히스테리시스 특성을 검출 신호(DS)를 레벨 시프터(1212)에게 제공할 수 있다.
일반적인 슈미트 트리거 회로와 달리, 본 발명의 실시 예에 따른 히스테리시스 검출기(1211)의 제3 PMOS 트랜지스터(MP3)는 접지 노드 대신에 제2 전원 노드(즉, 기준 전압(VREF)이 수신되는 노드)와 연결되고, 제3 NMOS 트랜지스터(MN3)는 제1 전원 노드(즉, 저전압(VDD)이 수신되는 노드) 대신에 제2 전원 노드(즉, 기준 전압(VREF)이 수신되는 노드)와 연결될 수 있다. 이로 인해, 히스테리시스 검출기(1211)는 문턱 전압을 조절할 수 있다. 즉, 입력 신호의 전압 레벨이 변화함에 따라, 히스테리시스 검출기(1211)는 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨을 조절할 수 있다.
예시적인 실시 예에서, 입력 신호의 전압 레벨이 증가함에 따라 기준 전압(VREF)의 레벨이 기준 전압 제어기(1213)에 의해 증가할 수 있다. 기준 전압(VREF)의 레벨이 증가함에 따라, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨이 증가할 수 있다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 히스테리시스 검출기(1211)의 제3 PMOS 트랜지스터(MP3) 및 제3 NMOS 트랜지스터(MN3)는 제2 노드(n2)의 신호(즉, 검출 신호(DS)) 대신에 피드백 신호(FS)에 응답하여 동작할 수 있다. 예를 들어, 제2 노드(n2)의 신호는 저전압(VDD) 레벨에 대응하고, 피드백 신호(FS)는 고전압(VDDH) 레벨에 대응할 수 있다. 즉, 제3 PMOS 트랜지스터(MP3) 및 제3 NMOS 트랜지스터(MN3)의 게이트들에 인가되는 전압이 증가할 수 있다. 이로 인해, 히스테리시스 검출기(1211)는 문턱 전압의 범위를 넓힐 수 있다. 즉, 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)의 레벨 차이가 증가할 수 있다.
레벨 시프터(1212)는 제4 및 제5 PMOS 트랜지스터들(MP4, MP5), 제4 및 제5 NMOS 트랜지스터들(MN4, MN5)를 포함할 수 있다. 제4 PMOS 트랜지스터(MP4)는 제3 전원 노드(즉, 고전압(VDDH)이 수신되는 노드) 및 제4 노드(n4)와 연결되고, 제5 노드(n5)의 신호에 응답하여 동작할 수 있다. 제5 PMOS 트랜지스터(MP5)는 제3 전원 노드 및 제5 노드(n5)와 연결되고, 제4 노드(n4)의 신호에 응답하여 동작할 수 있다.
제4 NMOS 트랜지스터(MN4)는 제4 노드(n4) 및 접지 노드와 연결되고, 제1인버터(IVT1)를 통해 반전된 검출 신호(DS)에 응답하여 동작할 수 있다. 제5 NMOS 트랜지스터(MN5)는 제5 노드(n5) 및 접지 노드와 연결되고, 제2 인버터(IVT2)로부터 출력된 신호에 응답하여 동작할 수 있다. 예시적인 실시 예에서, 제5 NMOS 트랜지스터(MN5)는 제2 인버터(IVT2)로부터 출력된 신호 대신에, 제2 노드(n2)의 신호인 검출 신호(DS)에 응답하여 동작할 수 있다.
레벨 시프터(1212)는 검출 신호(DS) 또는 반전된 검출 신호(DS)를 수신하고, 제4 노드(n4)의 신호를 피드백 신호(FS)로서 히스테리시스 검출기(1211)에게 제공하고, 제5 노드(n5)의 신호를 출력 신호(OS)로서 로직 회로(1210)에게 제공할 수 있다.
상술한 바와 같이, 히스테리시스 검출기(1211)는 저전압(VDD)을 사용하고, 레벨 시프터(1212)는 고전압(VDDH)을 사용함으로써, 정적 전류를 제거하고, 면적을 최적화할 수 있다. 히스테리시스 검출기(1211)는 기준 전압(VREF)을 사용하여, 제1 및 제2 문턱 전압들(VIH, VIL)을 조절할 수 있다. 히스테리시스 검출기(1211)는 레벨 시프터(1212)로부터 제공된 피드백 신호(FS)를 사용하여, 문턱 전압의 범위를 넓힐 수 있다. 즉, 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)의 레벨 차이를 증가시킬 수 있다.
도 7a 및 도 7b는 수신 회로의 기준 전압의 변화에 따른 출력 신호를 예시적으로 보여주는 그래프들이다. 도 7a에서, 저전압(VDD) 레벨의 스윙폭을 갖는 제1 입력 신호를 수신하는 실시 예가 도시되고, 도 7b에서, 저전압 레벨 보다 낮은 레벨(예를 들어, VDD/2)의 스윙폭을 갖는 제2 입력 신호를 수신하는 실시 예가 도시된다. 그래프들의 가로축은 시간을 가리키고, 그래프들의 세로축은 전압을 가리킨다.
명확히 설명하기 위해서, 도 7a에서, 제1 입력 신호는 일점 쇄선으로 도시되고, 제1 출력 신호는 실선으로 도시되고, 제1 기준 전압은 이점 쇄선으로 도시된다. 도 7b에서, 제2 입력 신호는 일점 쇄선으로 도시되고, 제2 출력 신호는 실선으로 도시되고, 제2 기준 전압은 이점 쇄선으로 도시된다. 도시된 그래프들은 단순히 본 발명의 실시 예들에 따른 효과를 설명하기 위한 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1, 및 도 7a를 참조하면, 제1 기준 전압(VREF)이 증가함에 따라, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨이 증가하는 것을 확인할 수 있다. 예를 들어, 제1 기준 전압의 레벨은 제1 시점(t1)부터 제9 시점(t9)까지 제1 값(v1)에서 제10 값(v10)으로 증가할 수 있다.
제1 시점(t1)에서 제1 출력 신호는 로직-로우에서 로직-하이로 천이될 수 있다. 제1 문턱 전압(VIH)의 레벨은 제6 값(v6)에 대응할 수 있다. 제3 시점(t3)에서 제1 출력 신호는 로직-로우에서 로직-하이로 천이될 수 있다. 제1 문턱 전압(VIH)의 레벨은 제7 값(v7)에 대응할 수 있다. 제5 시점(t5)에서 제1 출력 신호는 로직-로우에서 로직-하이로 천이될 수 있다. 제1 문턱 전압(VIH)의 레벨은 제8 값(v8)에 대응할 수 있다. 제7 시점(t7)에서 제1 출력 신호는 로직-로우에서 로직-하이로 천이될 수 있다. 제1 문턱 전압(VIH)의 레벨은 제9 값(v9)에 대응할 수 있다. 제9 시점(t9)에서 제1 출력 신호는 로직-로우에서 로직-하이로 천이될 수 있다. 제1 문턱 전압(VIH)의 레벨은 제10 값(v10)에 대응할 수 있다.
제7 값(v7)은 제6 값(v6) 보다 크고, 제8 값(v8)은 제7 값(v7) 보다 크고, 제9 값(v9)은 제8 값(v8) 보다 크고, 제10 값(v10)은 제9 값(v9) 보다 클 수 있다. 즉, 기준 전압(VREF)의 레벨이 제1 값(v1)에서 제10 값(v10)으로 증가함에 따라, 제1 문턱 전압(VIH)의 레벨은 제6 값(v6)에서 제10 값(v10)으로 증가할 수 있다.
제2 시점(t2)에서 제1 출력 신호는 로직-하이에서 로직-로우로 천이될 수 있다. 제2 문턱 전압(VIL)의 레벨은 제2 값(v2)에 대응할 수 있다. 제4 시점(t4)에서 제1 출력 신호는 로직-하이에서 로직-로우로 천이될 수 있다. 제2 문턱 전압(VIL)의 레벨은 제3 값(v3)에 대응할 수 있다. 제6 시점(t6)에서 제1 출력 신호는 로직-하이에서 로직-로우로 천이될 수 있다. 제2 문턱 전압(VIL)의 레벨은 제4 값(v4)에 대응할 수 있다. 제8 시점(t8)에서 제1 출력 신호는 로직-하이에서 로직-로우로 천이될 수 있다. 제2 문턱 전압(VIL)의 레벨은 제5 값(v5)에 대응할 수 있다.
제3 값(v3)은 제2 값(v2) 보다 크고, 제4 값(v4)은 제3 값(v3) 보다 크고, 제5 값(v5)은 제4 값(v4) 보다 클 수 있다. 즉, 제1 기준 전압의 레벨이 제1 값(v1)에서 제10 값(v10)으로 증가함에 따라, 제2 문턱 전압(VIL)의 레벨은 제2 값(v2)에서 제5 값(v5)으로 증가할 수 있다.
일반적인 슈미트 트리거 회로를 포함하는 수신 회로는 바이어스 전압 또는 기준 전압이 증가함에 따라 제1 문턱 전압(VIH)의 레벨은 증가하고, 제2 문턱 전압(VIL)의 레벨은 감소하는 경향이 있다. 반면에, 본 발명의 실시 예에 따른 수신 회로(1210)는 기준 전압(VREF)이 증가함에 따라, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨 모두 증가할 수 있다. 도 7b를 참조하면, 도 7a의 그래프와 마찬가지로, 제2 기준 전압(VREF)이 증가함에 따라 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨이 증가하는 것을 확인할 수 있다.
도 2b와 도 7b를 비교하면, 도 2b의 그래프에서, 제1 문턱 전압(VIH)의 레벨(예를 들어, 제1 전압(Va)) 및 제2 문턱 전압(VIL)의 레벨(예를 들어, 제2 전압(Vb))이 제2 입력 신호에 비해 상대적으로 높게 설정될 수 있다. 이로 인해, 제3 시간(T3)이 상대적으로 짧고, 제4 시간(T4)이 상대적으로 길게 형성될 수 있다. 반면에, 본 발명의 실시 예에 따른 수신 회로(1210)는 기준 전압(VREF)을 조절하여, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨을 조절할 수 있다.
도 7b의 그래프를 참조하면, 제1 시점(ta)에서, 제2 출력 신호는 로직-로우에서 로직-하이로 천이될 수 있다. 제1 문턱 전압(VIH)의 레벨(예를 들어, 제3 전압(Vc))은 도 2의 제1 문턱 전압(VIH)의 레벨(예를 들어, 제1 전압(Va)) 보다 낮을 수 있다. 제2 시점(tb)에서, 제2 출력 신호는 로직-하이에서 로직-로우로 천이될 수 있다. 제2 문턱 전압(VIL)의 레벨(예를 들어, 제4 전압(Vd))은 도 2의 제2 문턱 전압(VIL)의 레벨(예를 들어, 제2 전압(Vb))보다 낮을 수 있다. 이로 인해, 제3 시간(T3) 보다 긴 제5 시간(T5) 동안 제2 출력 신호는 로직-하이로 유지할 수 있다. 제4 시간(T4) 보다 짧은 제6 시간(T6) 동안 제2 출력 신호는 로직-로우로 유지할 수 있다. 즉, 수신 회로(1210)는 제5 시간(T5) 및 제6 시간(T6)의 균형이 맞는 제2 출력 신호를 제공할 수 있다.
상술한 바와 같이, 가변적인 입력 신호의 전압 레벨에 대하여 안정적인 출력 신호를 제공하기 위하여, 수신 회로(1210)는 기준 전압(VREF)의 레벨을 조절할 수 있다. 기준 전압(VREF)의 레벨이 변화함에 따라, 제1 문턱 전압(VIH)의 레벨 및 제2 문턱 전압(VIL)의 레벨이 변화할 수 있다.
도 8은 기준 전압의 변화에 따른 문턱 전압들의 변화를 예시적으로 보여주는 그래프이다. 도 8을 참조하면, 그래프의 가로축 및 세로축은 전압을 가리킨다. 도 8에서, 본 발명의 효과를 명확하게 설명하기 위해, 저전압(VDD) 레벨의 스윙폭을 갖은 제1 입력 신호는 가는 일점 쇄선으로 도시되고, 제1 입력 신호의 제1 문턱 전압(VIH)은 가는 실선으로 도시되고, 제1 입력 신호의 제2 문턱 전압(VIL)은 가는 이점 쇄선으로 도시된다. 저전압 레벨 보다 낮은 레벨(예를 들어, VDD/2)의 스윙폭을 갖는 제2 입력 신호는 굵은 일점 쇄선으로 도시되고, 제2 입력 신호의 제1 문턱 전압(VIH)은 굵은 실선으로 도시되고, 제2 입력 신호의 제2 문턱 전압(VIL)은 굵은 이점 쇄선으로 도시된다. 도시된 그래프는 단순히 본 발명의 실시 예들에 따른 효과를 설명하기 위한 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
예를 들어, 제1 입력 신호의 제1 문턱 전압(VIH)의 레벨은 제1 전압(Va)에 대응하고, 제1 입력 신호의 제2 문턱 전압(VIL)의 레벨은 제2 전압(Vb)에 대응할 수 있다. 제2 입력 신호의 제1 문턱 전압(VIH)의 레벨은 제3 전압(Vc)에 대응하고, 제2 입력 신호의 제2 문턱 전압(VIL)의 레벨은 제4 전압(Vd)에 대응할 수 있다. 제2 전압(Vb)은 제4 전압(Vd)보다 높을 수 있고, 제3 전압(Vc)은 제2 전압(Vb)보다 높을 수 있고, 제1 전압(Va)은 제3 전압(Vc)보다 높을 수 있다.
제1 전압(Va) 및 제3 전압(Vc)의 차이는 제1 차이(d1)에 대응하고, 제2 전압(Vb) 및 제4 전압(Vd)의 차이는 제2 차이(d2)에 대응할 수 있다. 제1 차이(d1)는 제2 차이(d2)에 비해 상대적으로 클 수 있다. 즉, 기준 전압(VREF)의 변화에 따라, 제1 문턱 전압(VIH)의 레벨은 제2 문턱 전압(VIL)의 레벨보다 큰 전압 폭으로 변화할 수 있다. 이로 인해, 수신 회로(1210)는 안정적인 출력 신호를 제공할 수 있다.
상술한 바와 같이, 수신 회로(1210)는 기준 전압(VREF)의 크기를 제어하여, 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)을 제어할 수 있다. 이로 인해, 입력 신호의 전압 레벨이 변화하더라도, 수신 회로(1210)는 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)을 조절하여 안정적인 출력 신호를 제공할 수 있다. 더욱이, 수신 회로(1210)는 제1 문턱 전압(VIH)을 큰 전압 폭으로 변화시키고, 제2 문턱 전압(VIL)은 상대적으로 작은 전압 폭으로 변화시킬 수 있다.
도 9a 및 도 9b는 수신 회로의 소모 전류를 예시적으로 보여주는 그래프들이다. 도 9a에서, 저전압(VDD) 레벨의 스윙폭을 갖는 제1 입력 신호를 수신하는 실시 예가 도시되고, 도 9b에서, 저전압 레벨 보다 낮은 레벨(예를 들어, VDD/2)의 스윙폭을 갖는 제2 입력 신호를 수신하는 실시 예가 도시된다. 도 9a 및 도 9b의 그래프들의 가로축들은 시간을 가리키고, 그래프들의 세로축들은 전류를 가리킨다. 실선은 저전압(VDD)의 전류 소모를 가리키고, 굵은 선은 고전압(VDDH)의 전류 소모를 가리킨다.
도 3a 및 도 3b와 비교하면, 도 9a 및 도 9b의 그래프들에서 실선 아래 면적이 감소한 것을 확인할 수 있다. 즉 본 발명의 실시 예에 따른 수신 회로는 정적 전류 또는 누설 전류가 감소할 수 있다. 즉, 전원 전압 보다 낮은 레벨의 스윙폭을 갖는 입력 신호를 수신하더라도, 수신 회로(1210)는 정적 전류의 발생을 방지할 수 있다.
도 9a 및 도 9b에 출력 신호가 도시되어 있지 않지만, 출력 신호가 로직-로우에서 로직-하이로 천이되거나, 로직-하이에서 로직-로우로 천이되는 시점에서 피크 전류가 발생할 수 있다. 예를 들어, 제1 시점(t1) 및 제2 시점(t2)에서, 최대 제2 전류(I2)인 피크 전류가 발생할 수 있다. 제2 전류(I2)는 도 3a 및 도 3b의 제1 전류(I1) 보다 낮을 수 있다. 즉, 본 발명의 실시 예에 따른 수신 회로(1210)는 피크 전류가 발생하더라도, 피크 전류를 감소시킬 수 있다.
도 10는 본 발명에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 10은 본 발명에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 전자 장치(2000)는 SoC(2100), 터치 패널(2200), 터치 구동 회로(2202), 디스플레이 패널(2300), 디스플레이 구동 회로(2302), 시스템 메모리(2400), 스토리지 장치(2500), 오디오 처리기(2600), 통신 블록(2700), 이미지 처리기(2800)를 포함할 수 있다. 예시적인 실시 예에서, 전자 장치(2000)는 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 랩톱 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.
SoC(2100)는 전자 장치(2000)의 전반적인 동작들을 제어할 수 있다. SoC(2100)는 전자 장치(2000)의 구성 요소들의 동작들을 제어/관리할 수 있다. SoC(2100)는 전자 장치(2000)를 동작 시키기 위해 다양한 연산을 처리할 수 있다.
터치 패널(2200)은 터치 구동 회로(2202)의 제어에 따라 사용자로부터의 터치 입력을 감지하도록 구성될 수 있다. 디스플레이 패널(2300)은 디스플레이 구동 회로(2302)의 제어에 따라 영상 정보를 표시하도록 구성될 수 있다.
시스템 메모리(2400)는 전자 장치(2000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 시스템 메모리(2400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 예시적으로, 시스템 메모리(2400)는 도 1 내지 도 9b을 참조하여 설명된 바와 같이, 정적 전류 및 면적을 감소시키면서, 안정적인 출력 신호를 제공하도록 구성될 수 있다.
스토리지 장치(2500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(2500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 스토리지 장치(2500)는 전자 장치(2000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다.
오디오 처리기(2600)는 오디오 신호 처리기(2610)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(2600)는 마이크(2620)를 통해 오디오 입력을 수신하거나, 스피커(2630)를 통해 오디오 출력을 제공할 수 있다.
통신 블록(2700)은 안테나(2710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(2700)의 송수신부(2720) 및 MODEM(Modulator/Demodulator, 1730)은 LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
이미지 처리기(2800)는 렌즈(2810)를 통해 광을 수신할 수 있다. 이미지 처리기(2800)에 포함되는 이미지 장치(2820) 및 이미지 신호 처리기(2830)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다.
상술된 바와 같이, 모바일 전자 장치는 사이즈가 작고, 제한된 전력만을 소모할 수 있다. 본 발명의 실시 예에 따른 시스템 메모리는 저전압 레벨에 대응하는 입력 신호를 수신하더라도, 로직 회로로 안정적인 출력 신호를 제공하고, 정적 전류를 감소시킬 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 전자 장치
1100: 시스템-온-칩
1110: 메모리 컨트롤러
1200: 메모리 장치
1210: 수신 회로
1220: 송신 회로
1230: 로직 회로

Claims (16)

  1. 제1 전압 레벨에 대응하는 입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하는 히스테리시스 검출기; 및
    상기 검출 신호를 수신하여, 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 변환하여 출력 신호로 출력하고, 상기 제2 전압 레벨의 피드백 신호를 출력하는 레벨 시프터(level shifter)를 포함하고,
    상기 히스테리시스 검출기는 상기 레벨 시프터로부터 상기 피드백 신호를 수신하고, 상기 피드백 신호를 기반으로 상기 제1 문턱 전압 및 상기 제2 문턱 전압을 조절하고,
    상기 히스테리시스 검출기는,
    제1 전원 전압 및 제1 노드에 연결되고, 상기 입력 신호에 응답하는 제1 PMOS 트랜지스터;
    상기 제1 노드 및 제2 노드에 연결되고, 상기 입력 신호에 응답하는 제2 PMOS 트랜지스터;
    상기 제2 노드 및 제3 노드에 연결되고, 상기 입력 신호에 응답하는 제1 NMOS 트랜지스터;
    상기 제3 노드 및 접지 노드에 연결되고, 상기 입력 신호에 응답하는 제2 NMOS 트랜지스터;
    상기 제1 노드 및 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 PMOS 트랜지스터;
    상기 제3 노드 및 상기 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 NMOS 트랜지스터; 및
    상기 제2 노드의 신호인 상기 검출 신호를 반전하여 반전된 검출 신호를 출력하는 인버터를 포함하는 수신 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 레벨 시프터는,
    제2 전원 전압 및 제4 노드에 연결되고, 제5 노드의 신호에 응답하는 제4 PMOS 트랜지스터;
    상기 제2 전원 전압 및 상기 제5 노드에 연결되고, 상기 제4 노드의 신호에 응답하는 제5 PMOS 트랜지스터;
    상기 제4 노드 및 상기 접지 노드에 연결되고, 상기 반전된 검출 신호에 응답하는 제4 NMOS 트랜지스터; 및
    상기 제5 노드 및 상기 접지 노드에 연결되고, 상기 검출 신호에 응답하는 제5 NMOS 트랜지스터를 포함하는 수신 회로.
  4. 제 3 항에 있어서,
    상기 피드백 신호는 상기 제4 노드의 신호와 대응하고,
    상기 출력 신호는 상기 제5 노드의 신호와 대응하는 수신 회로.
  5. 제 1 항에 있어서,
    상기 제1 전압 레벨은 상기 제1 전원 전압의 레벨보다 낮은 수신 회로.
  6. 제 3 항에 있어서,
    상기 제2 전압 레벨은 상기 제2 전원 전압의 레벨과 대응하는 수신 회로.
  7. 제 3 항에 있어서,
    상기 제1 전원 전압의 레벨은 상기 기준 전압의 레벨 보다 높고, 상기 제2 전원 전압의 레벨은 상기 제1 전원 전압의 레벨보다 높은 수신 회로.
  8. 제 3 항에 있어서,
    상기 입력 신호의 상승 에지에서, 상기 입력 신호의 레벨이 상기 제1 문턱 전압 이상에서, 상기 출력 신호는 로직-로우에서 로직-하이로 천이되고,
    상기 입력 신호의 하강 에지에서, 상기 입력 신호의 레벨이 상기 제2 문턱 전압 미만에서, 상기 출력 신호는 로직-하이에서 로직-로우로 천이되는 수신 회로.
  9. 제 8 항에 있어서,
    상기 기준 전압의 레벨이 증가함에 따라, 상기 제1 문턱 전압의 레벨이 증가하고, 상기 제2 문턱 전압의 레벨이 증가하는 수신 회로.
  10. 제 8 항에 있어서,
    상기 기준 전압의 레벨이 증가할수록, 상기 제1 문턱 전압의 레벨의 증가 폭이 상기 제2 문턱 전압의 레벨의 증가 폭보다 큰 수신 회로.
  11. 입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하고, 제1 전원 전압 및 기준 전압을 사용하는 히스테리시스 검출기; 및
    상기 검출 신호를 수신하고, 상기 검출 신호의 전압 레벨을 변환하여 출력 신호로 출력하고, 피드백 신호를 상기 히스테리시스 검출기로 제공하고, 상기 제1 전원 전압 보다 높은 제2 전원 전압을 사용하는 레벨 시프터를 포함하고,
    상기 히스테리시스 검출기는,
    상기 제1 전원 전압 및 제1 노드에 연결되고, 상기 입력 신호에 응답하는 제1 PMOS 트랜지스터;
    상기 제1 노드 및 제2 노드에 연결되고, 상기 입력 신호에 응답하는 제2 PMOS 트랜지스터;
    상기 제2 노드 및 제3 노드에 연결되고, 상기 입력 신호에 응답하는 제1 NMOS 트랜지스터;
    상기 제3 노드 및 접지 노드에 연결되고, 상기 입력 신호에 응답하는 제2 NMOS 트랜지스터;
    상기 제1 노드 및 상기 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 PMOS 트랜지스터;
    상기 제3 노드 및 상기 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 NMOS 트랜지스터;
    상기 검출 신호를 수신하고, 상기 검출 신호를 반전시켜 반전된 검출 신호를 출력하는 제1 인버터; 및
    상기 반전된 검출 신호를 수신하고, 상기 반전된 검출 신호를 반전하여 출력하는 제2 인버터를 포함하고,
    상기 레벨 시프터는,
    상기 제2 전원 전압 및 제4 노드에 연결되고, 제5 노드의 신호에 응답하는 제4 PMOS 트랜지스터;
    상기 제2 전원 전압 및 상기 제5 노드에 연결되고, 상기 제4 노드의 신호에 응답하는 제5 PMOS 트랜지스터;
    상기 제4 노드 및 상기 접지 노드에 연결되고, 상기 반전된 검출 신호에 응답하는 제4 NMOS 트랜지스터; 및
    상기 제5 노드 및 상기 접지 노드에 연결되고, 상기 제2 인버터로부터 출력된 신호에 응답하는 제5 NMOS 트랜지스터를 포함하는 수신 회로.
  12. 제 11 항에 있어서,
    상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨을 기반으로 상기 기준 전압의 레벨을 조절하는 기준 전압 제어기를 더 포함하는 수신 회로.
  13. 제 11 항에 있어서,
    상기 입력 신호의 상승 에지에서, 상기 입력 신호의 레벨이 제1 문턱 전압 이상에서, 상기 출력 신호는 로직-로우에서 로직-하이로 천이되고,
    상기 입력 신호의 하강 에지에서, 상기 입력 신호의 레벨이 제2 문턱 전압 미만에서, 상기 출력 신호는 로직-하이에서 로직-로우로 천이되는 수신 회로.
  14. 제 11 항에 있어서,
    상기 히스테리시스 검출기는 상기 기준 전압의 레벨을 기반으로, 상기 제1 문턱 전압의 레벨 및 상기 제2 문턱 전압의 레벨을 조절하는 수신 회로.
  15. 제 11 항에 있어서,
    상기 입력 신호는 상기 제1 전원 전압의 레벨 이하이고, 가변적인 전압 레벨을 갖는 수신 회로.
  16. 제 10 항에 있어서,
    상기 피드백 신호의 전압 레벨은 상기 제1 전원 전압의 레벨 이상인 수신 회로.
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