CN115347892A - 用于补偿电源电压变化的接口电路及其操作方法 - Google Patents

用于补偿电源电压变化的接口电路及其操作方法 Download PDF

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CN115347892A CN202210306118.1A CN202210306118A CN115347892A CN 115347892 A CN115347892 A CN 115347892A CN 202210306118 A CN202210306118 A CN 202210306118A CN 115347892 A CN115347892 A CN 115347892A
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Abstract

公开了用于补偿电源电压变化的接口电路及其操作方法。所述接口电路包括：缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及偏置生成电路，被配置为改变偏置控制电压的电压电平，从而通过补偿电源电压的电压电平的变化而使延迟时间恒定，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路。

Description

用于补偿电源电压变化的接口电路及其操作方法
本申请基于并要求于2021年5月12日在韩国知识产权局提交的第10-2021-0061648号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
实施例涉及用于补偿电源电压变化的接口电路及其操作方法。
背景技术
随着多媒体的发展，计算机或移动装置中使用的半导体装置的集成度正在提高。作为半导体装置的示例，包括存储器的存储器装置的容量和速度正在提高，并且已经进行了各种尝试以将较大容量的存储器包括在较小的半导体装置中，并且更快地操作半导体装置。
发明内容
实施例涉及一种接口电路，所述接口电路包括：缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及偏置生成电路，被配置为改变偏置控制电压的电压电平，从而通过补偿电源电压的电压电平的变化而使延迟时间恒定，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路。
实施例涉及一种半导体装置，所述半导体装置包括：缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，输出信号的延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及偏置生成电路，包括第一电阻器和与第一电阻器串联连接的第一晶体管组，并且被配置为基于第一晶体管组对偏置电源电压进行分压，以确定控制偏置电流的电流电平的偏置控制电压的电压电平，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路。第一晶体管组可包括：第一晶体管，与第一电阻器串联连接，第一晶体管具有被施加电源电压的栅极；第二晶体管，与第一晶体管串联连接，第二晶体管具有被施加偏置控制电压的栅极；以及第三晶体管，与第二晶体管串联连接，第三晶体管被配置为接收偏置使能信号。
实施例涉及一种半导体装置，所述半导体装置包括：缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，输出信号的延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定，缓冲电路包括多个缓冲器和多个缓冲晶体管；以及偏置生成电路，被配置为基于电源电压的电压电平来确定用于控制偏置电流的电流电平的偏置控制电压的电压电平，并且将偏置控制电压提供给缓冲电路。偏置生成电路可包括可变电阻器和与可变电阻器串联连接的第一晶体管组。
附图说明
通过参照附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是根据示例实施例的接口电路的框图；
图2是根据示例实施例的接口电路的电路图；
图3A和图3B是示出根据示例实施例的接口电路的抖动(jitter)减小效果的曲线图；
图4是用于解释根据示例实施例的接口电路的操作的曲线图；
图5是根据示例实施例的缓冲器的电路图；
图6是根据示例实施例的缓冲器的电路图；
图7是根据示例实施例的接口电路的电路图；
图8是根据示例实施例的接口电路的电路图；
图9是根据示例实施例的接口电路的电路图；
图10是根据示例实施例的接口电路的电路图；
图11是根据示例实施例的接口电路的电路图；
图12是根据示例实施例的接口电路的电路图；
图13是根据示例实施例的接口电路的电路图；
图14是根据示例实施例的接口电路的电路图；
图15是根据示例实施例的接口电路的电路图；
图16示出根据示例实施例的数据处理系统；以及
图17是示出根据实施例的片上系统的框图。
具体实施方式
图1是示出根据示例实施例的接口电路的框图。具体地，图1的框图示出包括在半导体装置中的接口电路IFC。
在一个示例实施例中，半导体装置可以包括存储器装置和非存储器装置，并且存储器装置可以是嵌入式存储器装置。存储器装置可以包括接口电路。
接口电路IFC可以基于从接口电路IFC的外部提供的命令和地址来存储数据。在一个示例实施例中，如下面参照图16所描述的那样，接口电路IFC可以包括用于将数据写入存储器装置或从存储器装置读取数据的组件。接口电路IFC可以包括地址缓冲器、数据缓冲器以及数据输入输出电路。
参照图1，接口电路IFC可以包括缓冲电路BF和偏置生成电路BG。
电源电压VDD可以被施加到缓冲电路BF。缓冲电路BF可以接收输入信号IN和通过对输入信号IN进行反相而获得的反相输入信号INB，并生成输出信号OUT和通过对输出信号OUT进行反相而获得的反相输出信号OUTB。
输出信号OUT和反相输出信号OUTB可以具有延迟时间。延迟时间可以根据电源电压VDD而变化。例如，随着电源电压VDD增大，输出信号OUT的延迟时间可以减小，并且随着电源电压VDD减小，输出信号OUT的延迟时间可以增大。
偏置生成电路BG可以连接到缓冲电路BF。电源电压VDD可以被施加到偏置生成电路BG。通过补偿电源电压VDD的电压电平变化，偏置生成电路BG可以改变偏置控制电压VC的电压电平，使得缓冲电路BF的输出信号OUT和反相输出信号OUTB的延迟时间恒定。偏置生成电路BG可以将偏置控制电压VC提供给缓冲电路BF。偏置电源电压VDD'可以被施加到偏置生成电路BG。偏置生成电路BG可以使用偏置电源电压VDD'生成偏置控制电压VC。
根据本示例实施例，可以提供生成具有恒定延迟时间的输出信号OUT的接口电路IFC。因此，可以去除信号的噪声，并且可以改善接口电路的感测特性。
在下文中，将描述各种示例实施例的接口电路。
图2是示出根据示例实施例的接口电路的电路图。具体地，图2的接口电路1示出图1的接口电路IFC的示例实施例。因此，还参照图1给出描述。
参照图2，接口电路1可以包括缓冲电路BF和偏置生成电路BG1。
缓冲电路BF可接收输入信号IN和通过对输入信号IN进行反相而获得的反相输入信号INB，并生成输出信号OUT和通过对输出信号OUT进行反相而获得的反相输出信号OUTB，输出信号OUT具有基于偏置电流IB的电流电平和电源电压VDD的电压电平确定的延迟时间。输入信号IN可以是从包括接口电路的集成电路的外部接收的信号。缓冲电路BF可以接收具有恒定信号电平的参考信号而非反相输入信号INB。
缓冲电路BF可以包括第一缓冲器B1和第一缓冲晶体管TB1。在本示例实施例中，示出了一个第一缓冲器B1和一个第一缓冲晶体管TB1，但是缓冲电路BF可以包括多个缓冲器和多个缓冲晶体管。当缓冲电路BF包括多个缓冲器和多个缓冲晶体管时，多个缓冲器可以彼此连接。将参照图10详细描述缓冲电路BF包括多个缓冲器和多个缓冲晶体管的情况。
第一缓冲器B1可以是模拟缓冲器。电源电压VDD可以被施加到第一缓冲器B1。第一缓冲器B1可以接收输入信号IN和通过对输入信号IN进行反相而获得的反相输入信号INB，并输出输出信号OUT和反相输出信号OUTB。反相输出信号OUTB是与输出信号OUT互补的信号，并且与输出信号OUT一起被输出，但是下面为了便于描述而被省略。
第一缓冲器B1可以生成具有延迟时间的输出信号OUT。延迟时间可以根据电源电压VDD而变化。例如，随着电源电压VDD增大，输出信号OUT的延迟时间可以减小，并且随着电源电压VDD减小，输出信号OUT的延迟时间可以增大。第一缓冲器B1基于通过电流路径放电的偏置电流IB而对输入信号IN与反相输入信号INB之间的信号电平差进行放大，从而可以生成输出信号OUT和反相输出信号OUTB。因此，随着偏置电流IB增大，输出信号OUT的延迟时间可以减小，并且随着偏置电流IB减小，输出信号OUT的延迟时间可以增大。
第一缓冲晶体管TB1可以对应于第一缓冲器B1。第一缓冲晶体管TB1可以为第一缓冲器B1提供电流路径。偏置电流IB可以流过第一缓冲晶体管TB1。可以根据输入到第一缓冲晶体管TB1的栅极的电压的电压电平来控制偏置电流IB的电流电平。例如，当输入到第一缓冲晶体管TB1的栅极的电压增大时，偏置电流IB可以增大。
晶体管可以具有任何合适的结构。例如，晶体管可以包括由以鳍形延伸的有源图案和栅电极形成的鳍式场效应晶体管(fin field effect transistor，FinFET)。晶体管可以包括由彼此平行延伸的多个纳米片和栅电极形成的多桥沟道FET(multi-bridgechannel field effect transistor，MBCFET)。晶体管可以包括叉形片FET(ForkFET)，其中，由于通过介电壁将用于P型晶体管的纳米片和用于N型晶体管的纳米片分开，N型晶体管和P型晶体管具有更靠近的结构。除了诸如互补场效应晶体管(FET)(CFET)、负电容FET(NCFET)、碳纳米管(CNT)FET等的FET之外，晶体管可以包括双极结型晶体管和其他三维晶体管。第一缓冲晶体管TB1可以是N型晶体管或P型晶体管。在本示例实施例中，第一缓冲晶体管TB1被示出为N型晶体管，但是第一缓冲晶体管TB1可以以各种其他方式被配置。
在本示例实施例中，第一缓冲晶体管TB1的漏极连接到第一缓冲器B1，第一缓冲晶体管TB1的源极连接到地端子，第一缓冲晶体管TB1的栅极通过偏置节点NB连接到偏置生成电路BG1(下面进一步描述)。
偏置生成电路BG1可以通过偏置节点NB连接到缓冲电路BF。偏置生成电路BG1可以基于电源电压VDD的电压电平来确定用于控制偏置电流IB的电流电平的偏置控制电压VC的电压电平，并将偏置控制电压VC提供给缓冲电路BF。偏置控制电压VC可以被施加到第一缓冲晶体管TB1的栅极。
偏置电源电压VDD'可以被施加到偏置生成电路BG1。偏置生成电路BG1可以使用偏置电源电压VDD'生成偏置控制电压VC。例如，偏置生成电路BG1可以通过对偏置电源电压VDD'进行分压，来生成偏置控制电压VC。因此，偏置电源电压VDD'可以比偏置控制电压VC具有更高的电压电平。偏置电源电压VDD'的电压电平可以与电源电压VDD的电压电平相同或不同。例如，偏置电源电压VDD'的电压电平可以大于电源电压VDD的电压电平。
偏置生成电路BG1可以包括第一电阻器R1和第一晶体管T1。第一电阻器R1的一端可以连接到偏置节点NB，并且偏置电源电压VDD'可以被施加到第一电阻器R1的另一端。可以根据输出信号OUT的延迟时间和第一缓冲器B1的电源电压VDD，来预先确定第一电阻器R1的电阻值。例如，当输出信号OUT的延迟时间相对长时，第一电阻器R1可以具有相对小的电阻值。
第一晶体管T1可以与第一电阻器R1串联连接。第一晶体管T1的一端可以连接到第一电阻器R1，并且地电压可以被施加到第一晶体管T1的另一端。因此，第一电阻器R1和第一晶体管T1可以共用偏置节点NB。电源电压VDD可以被施加到第一晶体管T1的栅极。施加到第一晶体管T1的电源电压VDD可以与施加到第一缓冲器B1的电源电压VDD处于相同的电压电平。可以根据电源电压VDD的电压电平实时改变第一晶体管T1的电阻值RT1。例如，随着施加到第一晶体管T1的栅极的电源电压VDD的电压电平增大，第一晶体管T1的电阻值RT1可以减小。因此，通过将电源电压VDD施加到第一晶体管T1的栅极，可以基于电源电压VDD的电压电平来控制偏置控制电压VC的电压电平。因此，可以控制偏置电流IB的电流电平。
例如，当电源电压VDD具有相对低的电压电平时，由于电源电压VDD导致的输出信号OUT的延迟时间可能相对长。此外，当具有相对低的电压电平的电源电压VDD被施加到第一晶体管T1的栅极时，第一晶体管T1的电阻值RT1可以增大。可以基于串联连接的第一电阻器R1的电阻值和第一晶体管T1的电阻值RT1，来对偏置电源电压VDD'进行分压。通过将偏置电源电压VDD'分压到第一晶体管T1而获得的电压可以被提供给缓冲电路BF作为偏置控制电压VC。
偏置控制电压VC可以如[等式1]中那样被计算。
[等式1]
Figure BDA0003565369030000061
在等式1中，RT1是第一晶体管T1的电阻值。VC是偏置控制电压的电压电平。R1是第一电阻器R1的电阻值。VDD'是偏置电源电压的电压电平。
根据等式1，随着第一晶体管T1的电阻值RT1增大，偏置控制电压VC的电压电平增大。因此，具有高的电压电平的偏置控制电压VC可以被提供给第一缓冲晶体管TB1。因为具有高的电压电平的偏置控制电压VC被施加到第一缓冲晶体管TB1的栅极，所以偏置电流IB的电流电平可以增大，并且第一缓冲器B1的输出信号OUT的延迟时间可以减小。因此，通过由偏置生成电路BG1减小的延迟时间来补偿由连接到第一缓冲器B1的电源电压VDD增大的延迟时间，从而可以生成具有恒定延迟时间的输出信号OUT。
换句话说，可以通过控制流过第一缓冲晶体管TB1的偏置电流IB，来控制第一缓冲器B1的输出信号OUT的延迟时间。可由偏置生成电路BG1控制的延迟时间可以随着偏置电流IB的电流电平增大而增大。因此，通过由偏置生成电路BG1生成的延迟时间来补偿由连接到第一缓冲器B1的电源电压VDD引起的延迟时间，从而可以提供具有恒定延迟时间的输出信号OUT。
根据本示例实施例，可以提供用于生成具有恒定延迟时间的输出信号OUT的接口电路1。因此，可以去除信号的噪声，并且可以改善接口电路的感测特性。现在将参照图3A至图3B和图4详细描述这些效果。
图3A和图3B是示出根据示例实施例的接口电路的抖动(jitter)减小效果的曲线图。具体地，图3A示出不包括偏置生成电路BG1的比较接口电路的信号，图3B示出接口电路包括偏置生成电路BG1的示例实施例的信号。
图3A示出输出信号的延迟时间。输出信号可以包括模拟信号、数据、时钟信号等。
参照图3A，对于不包括偏置生成电路BG1的比较接口电路，输出信号可以根据电源电压VDD的电压电平而包括不同的延迟时间。例如，当高电平电源电压VDDH被施加到第一缓冲器B1时，具有第一延迟时间的输出信号可以被生成。当中等电平电源电压VDDM被施加到第一缓冲器B1时，具有第二延迟时间的输出信号可以被生成。当低电平电源电压VDDL被施加到第一缓冲器B1时，具有第三延迟时间的输出信号可以被生成。第一延迟时间可以比第二延迟时间短第一时间D1，并且第三延迟时间可以比第二延迟时间长第二时间D2。
如上所述，在图3A的比较接口电路中，具有不同延迟时间的输出信号可以根据电源电压VDD的电平而被生成。延迟时间的差可以被称为“抖动JT”。当如图3A中所示出现抖动JT时，可以降低用于准确地检测信号的时间裕度。此外，抖动JT可能充当噪声，因此，接口电路的感测特性可能劣化。
相反，参照图2和图3B，即使电源电压VDD的电压电平改变，包括偏置生成电路BG1的接口电路1也可以生成具有相同的(例如，恒定的)延迟时间的输出信号。例如，当高电平电源电压VDDH被施加到第一缓冲器B1时，当中等电平电源电压VDDM被施加到第一缓冲器B1时，以及当低电平电源电压VDDL被施加到第一缓冲器B1时，具有相同的延迟时间的所有输出信号可以被生成。因为不存在延迟时间差，所以可以改善“抖动JT”。因此，提高了用于准确地检测信号的时间裕度，并且降低了信号的噪声，从而可以改善接口电路的感测特性。即使当电源电压的电压电平是随时间改变的模拟信号(除了诸如时钟信号的数字信号之外)时，本示例实施例也可以提供恒定的延迟时间。
图4是示出根据示例实施例的接口电路的操作的曲线图。具体地，图4示出图2的接口电路1的操作、以及根据第一缓冲器B1的电源电压VDD的电压电平的延迟时间DELAY。
参照图2和图4，第一曲线图①可以表示根据第一缓冲器B1的电源电压VDD生成的延迟时间。第一曲线图①可以是第一缓冲器B1的特性。如第一曲线图①中所示，由第一缓冲器B1的电源电压VDD生成的延迟时间可以随着电源电压VDD增大而减小。因此，当具有相对高电平的电源电压VDD被施加到第一缓冲器B1时，由电源电压VDD生成的延迟时间可以相对减小。
第二曲线图②是理想情况，并且根据第一缓冲器B1的电源电压VDD生成的延迟时间可以是恒定的。因此，即使当电源电压VDD改变时，输出信号OUT的延迟时间也可以是恒定的。
第三曲线图③表示由偏置生成电路BG1补偿的延迟时间。第三曲线图③可以表示通过基于电源电压VDD的电压电平控制偏置控制电压VC而提供的延迟时间。由偏置生成电路BG1补偿的延迟时间可以随着电源电压VDD增大而增大。
在本示例实施例中，当具有相对高电平的电源电压VDD被施加到第一缓冲器B1时，具有相对高电平的电源电压VDD也被施加到第一晶体管T1，并且随着第一晶体管T1的电阻值减小，偏置控制电压VC可以减小。随着偏置控制电压VC减小，流过第一缓冲晶体管TB1的偏置电流IB的电流电平可以减小，并且具有相对增大的延迟时间的输出信号可以被提供。因此，由第一缓冲器B1的电源电压VDD生成的延迟时间减小，并且由偏置生成电路BG1生成的延迟时间增大，从而延迟时间差可以被补偿以具有恒定的延迟时间。
换句话说，第一曲线图①表示的由第一缓冲器B1的特性引起的延迟时间变化通过第三曲线图③表示的由偏置生成电路引起的延迟时间变化进行补偿，使得如第二曲线图②中所示具有恒定延迟时间的输出信号可以被生成。例如，如果由第一缓冲器B1的特性生成的延迟时间减小，则由偏置生成电路生成的延迟时间可以增大，从而提供具有恒定延迟时间的输出信号。
图5是根据示例实施例的缓冲器的电路图。具体地，图5示出图2的第一缓冲器B1的电路图。
参照图2和图5，第一缓冲器B1可以包括第一N型晶体管N1至第四N型晶体管N4以及第一P型晶体管P1至第四P型晶体管P4。
第一P型晶体管P1和第二P型晶体管P2可以各自具有施加到其源极端子的电源电压VDD，并且可以彼此共享栅极端子。第一P型晶体管P1的漏极端子可以连接到第一N型晶体管N1的漏极端子。第二P型晶体管P2的漏极端子可以连接到第二N型晶体管N2的漏极端子，并且第二P型晶体管P2的漏极端子可以连接到第一P型晶体管P1和第二P型晶体管P2的栅极端子以供应电压。输入信号IN可以被施加到第一N型晶体管N1的栅极端子，并且通过对输入信号IN进行反相而获得的反相输入信号INB可以被施加到第二N型晶体管N2的栅极端子。第一N型晶体管N1的源极和第二N型晶体管N2的源极可以连接到第一缓冲晶体管TB1。
第三P型晶体管P3和第四P型晶体管P4可以各自具有施加到其源极端子的电源电压VDD，并且可以彼此共享栅极端子。第三P型晶体管P3的漏极端子可以连接到第三N型晶体管N3的漏极端子。第四P型晶体管P4的漏极端子可以连接到第四N型晶体管N4的漏极端子，并且第四P型晶体管P4的漏极端子可以连接到第三P型晶体管P3和第四P型晶体管P4的栅极端子以供应电压。通过对输入信号IN进行反相而获得的反相输入信号INB可以被施加到第三N型晶体管N3的栅极端子，并且输入信号IN可以被施加到第四N型晶体管N4的栅极端子。第三N型晶体管N3的源极和第四N型晶体管N4的源极可以连接到第一缓冲晶体管TB1。
输出信号OUT可以从第一P型晶体管P1的漏极端子被输出，并且通过对输出信号进行反相而获得的反相输出信号OUTB可以从第三P型晶体管P3的漏极端子被输出。
本示例实施例仅是示例，并且图2的第一缓冲器B1可以以各种方式被实现。
图6是根据示例实施例的缓冲器的电路图。具体地，图6示出图5的另一示例实施例。
参照图6，第一缓冲器B1还可以包括固定偏置晶体管TD。固定偏置晶体管TD可以生成恒定偏置电流，并将生成的恒定偏置电流提供给第一缓冲器B1。固定偏置控制电压VB可被施加到固定偏置晶体管TD的栅极。固定偏置控制电压VB可与施加到第一缓冲晶体管TB1的栅极的偏置控制电压VC具有不同的电压电平。然而，本发明不限于此，并且在一个实施例中，固定偏置控制电压VB可与偏置控制电压VC具有相同的电压电平。
固定偏置晶体管TD可以连接到第一N型晶体管N1至第四N型晶体管N4的源极端子。因此，第一N型晶体管N1至第四N型晶体管N4可以通过同时使用第一缓冲晶体管TB1和固定偏置晶体管TD来生成偏置电流。通过第一缓冲晶体管TB1基于电源电压VDD生成可变偏置电流，并且通过固定偏置晶体管TD生成恒定偏置电流，使得稳定的电流可以被供应给第一缓冲器B1。可以以各种方式使用第一缓冲晶体管TB1和固定偏置晶体管TD。
图7是根据示例实施例的接口电路的电路图。具体地，图7示出图2的另一示例实施例，并且还可以将第二晶体管包括在偏置生成电路BG2中。
参照图7，接口电路2还可以将第二晶体管T2包括在偏置生成电路BG2中。第二晶体管T2的一端可以连接到第一晶体管T1，并且第二晶体管T2的另一端可以连接到地端子。偏置控制电压VC可以被施加到第二晶体管T2的栅极。
第二晶体管T2通过接收根据施加到第一晶体管T1的栅极的电源电压VDD而变化的偏置控制电压VC作为反馈来操作，从而稳定地操作偏置生成电路BG2。由于偏置控制电压VC被输入到第二晶体管T2的栅极，所以第二晶体管T2可以防止第一晶体管T1短路或开路。
例如，当具有非常低的电压电平的电源电压VDD被施加到第一晶体管T1的栅极时，第一晶体管T1的电阻值增大，使得偏置控制电压VC可以增大电压电平。具有增大的电压电平的偏置控制电压VC可以被反馈到第二晶体管T2的栅极。因此，第二晶体管T2的漏极电压可以减小，并且第一晶体管T1的源极电压可以减小。随着第一晶体管T1的源极电压减小，因为第一晶体管T1的栅极与源极之间的电势差增大，所以更多的电流可以流过第一晶体管T1，使得即使非常小的电源电压VDD被施加，第一晶体管T1也可以导通以进行操作。上述非常小的电源电压VDD可以表示具有接近地电压的电压电平的电压电平的电压。因此，第二晶体管T2可以反馈偏置控制电压VC，使得第一晶体管T1可以稳定地操作。
图8是根据示例实施例的接口电路的电路图。具体地，图8是示出图2的另一示例实施例的电路图。
参照图8，接口电路3的偏置生成电路BG3可以包括第二晶体管T2和第三晶体管T3。第一晶体管T1至第三晶体管T3可以构成第一晶体管组G1。
第二晶体管T2的一端可以连接到第一晶体管T1，并且另一端可以连接到第三晶体管T3。偏置控制电压VC可以被施加到第二晶体管T2的栅极。第三晶体管T3的一端可以连接到第二晶体管T2，并且另一端可以连接到地端子。第三晶体管T3可以通过其栅极接收偏置使能信号BEN。
第三晶体管T3可以确定偏置生成电路BG3是否操作。例如，当偏置使能信号BEN是高电平信号时，偏置生成电路BG3可以操作。因此，可以通过对偏置电源电压VDD'进行分压来确定偏置控制电压VC，并且可以将确定的偏置控制电压VC提供给缓冲电路BF。当偏置使能信号BEN是低电平信号时，偏置生成电路BG3可以不操作。因此，第三晶体管T3可以作为操作偏置生成电路BG3的开关来操作。
根据各种示例实施例，可以实现包括第二晶体管T2和第三晶体管T3中的至少一个的电路。例如，可以实现省略第二晶体管T2的电路。在这种情况下，第三晶体管T3的一端可以连接到第一晶体管T1，并且另一端可以连接到地端子。
图9是根据示例实施例的接口电路的电路图。具体地，图9是示出图2的另一示例实施例的电路图。
参照图9，接口电路4还可以包括低压差电路LDO。可以通过低压差电路LDO向偏置生成电路BG3提供偏置电源电压VDD'。低压差电路LDO可以包括误差放大器EA、传输晶体管PP1、第二电阻器R2和第三电阻器R3。
误差放大器EA可以包括两个输入端子和一个输出端子。参考电压Vref和反馈电压Vfb可以分别施加到误差放大器EA的两个输入端子。输出端子可以连接到传输晶体管PP1的栅极。误差放大器EA可以将参考电压Vref与反馈电压Vfb进行比较以调节传输晶体管PP1，使得不发生电压差。因此，可以向偏置生成电路BG3提供稳定的偏置电源电压VDD'。
偏置电源电压VDD'可以被施加到传输晶体管PP1的一端，并且传输晶体管PP1的另一端可以与偏置生成电路BG3的第一电阻器R1串联连接。传输晶体管PP1的栅极可以连接到误差放大器EA的输出端子。第二电阻器R2的一端可以连接到传输晶体管PP1，并且另一端可以连接到向误差放大器EA供应反馈电压Vfb的反馈端子。第三电阻器R3的一端可以连接到误差放大器EA的反馈端子，并且另一端可以连接到地端子。
通过低压差电路LDO提供给偏置生成电路BG3的偏置电源电压可以比施加到传输晶体管PP1的一端的偏置电源电压VDD'具有低的电压电平。即使当施加到传输晶体管PP1的一端的偏置电源电压VDD'不恒定时，通过低压差电路LDO提供给偏置生成电路BG3的偏置电源电压也可以保持恒定。因此，即使当偏置电源电压VDD'改变时，输出到偏置生成电路BG3的电压也可以具有恒定电平。因此，提供给缓冲电路BF的偏置控制电压VC可以使用偏置生成电路BG3被稳定地提供。
图10是根据示例实施例的接口电路的电路图。具体地，图10是图2的另一示例实施例，并且可以包括多个缓冲器和多个缓冲晶体管。
在图10中，多个缓冲器B1至B3和多个缓冲晶体管TB1至TB3被示出为三个，但是这是为了便于描述而不限于此。
参照图10，接口电路5的缓冲电路BF可以包括多个缓冲器B1至B3和多个缓冲晶体管TB1至TB3。
多个缓冲器B1至B3可以分别对应于多个缓冲晶体管TB1至TB3。例如，第一缓冲器B1可以对应于第一缓冲晶体管TB1，并且第二缓冲器B2可以对应于第二缓冲晶体管TB2。
多个缓冲器B1至B3可以是模拟缓冲器。电源电压VDD可以被施加到多个缓冲器B1至B3中的每个。多个缓冲器B1至B3可以彼此连接。例如，第一缓冲器B1可以接收输入信号IN和通过对输入信号IN进行反相而获得的反相输入信号INB，并且输出第一输出信号S1和通过对第一输出信号S1进行反相而获得的信号S1B。第二缓冲器B2可以接收第一输出信号S1和通过对第一输出信号S1进行反相而获得的反相信号S1B，并且输出第二输出信号S2和通过对第二输出信号S2进行反相而获得的反相信号S2B。第三缓冲器B3可以接收第二输出信号S2和通过对第二输出信号S2进行反相而获得的信号S2B，并且输出输出信号OUT和通过对输出信号OUT进行反相而获得的反相输出信号OUTB。
多个缓冲晶体管TB1至TB3可以分别为与之对应的多个缓冲器B1至B3提供电流路径。多个缓冲晶体管TB1至TB3的一端可以分别连接到多个缓冲器B1至B3，并且多个缓冲晶体管TB1至TB3的另一端可以连接到地端子。多个缓冲晶体管TB1至TB3的栅极可以连接到偏置生成电路BG1。因此，偏置控制电压VC可以被施加到多个缓冲晶体管TB1至TB3中的每个的栅极。
在本示例实施例中，示出了图2中示出的偏置生成电路BG1，但是接口电路5可以包括图7至图8中示出的偏置生成电路BG2和BG3，并且还可以包括图9中示出的低压差电路LDO。
在另一示例实施例中，多个缓冲晶体管TB1至TB3中的至少一个可以被配置为连接到偏置生成电路BG1。因此，多个缓冲晶体管TB1至TB3中的一些可以连接到偏置生成电路BG1，并且其余的缓冲晶体管可以连接到提供固定偏置电流的电路。例如，第一缓冲晶体管TB1可以连接到提供固定偏置电流的电路，以向第一缓冲器B1提供具有恒定电流电平的电流，并且第二缓冲晶体管TB2和第三缓冲晶体管TB3可以连接到偏置生成电路BG1，以向第二缓冲器B2和第三缓冲器B3提供具有可变电流电平的偏置电流。
在另一示例实施例中，多个缓冲晶体管TB1至TB3可以分别连接到多个偏置生成电路BG1。例如，第一缓冲晶体管TB1可以连接到与偏置生成电路BG1具有相同的配置的第一偏置生成电路，第二缓冲晶体管TB2可以连接到与偏置生成电路BG1具有相同的配置的第二偏置生成电路，第三缓冲晶体管TB3可以连接到与偏置生成电路BG1具有相同的配置的第三偏置生成电路。
在另一示例实施例中，多个缓冲晶体管TB1至TB3中的一些可以共享偏置生成电路BG1，使得相同的偏置控制电压VC可以被施加，并且其余的缓冲晶体管可以连接到各自与偏置生成电路BG1具有相同的配置的其他偏置生成电路。
如上所述，接口电路5可以以各种方式进行配置。
图11是根据示例实施例的接口电路的电路图。具体地，图11是图2的另一示例实施例。
在图11中，示出了包括图2中示出的偏置生成电路BG1的接口电路6，但是接口电路6可以包括图7至图8中示出的偏置生成电路BG2和BG3，并且还可以包括图9中示出的低压差电路LDO。此外，如图10中所示，多个缓冲器和多个缓冲晶体管可以被包括，并且多个缓冲晶体管中的至少一个可以连接到偏置生成电路。
参照图11，接口电路6还可以包括反相器单元IV。反相器单元IV可以包括第一反相器I1。尽管为了便于描述仅示出第一反相器I1，但是反相器单元IV可以包括彼此连接的多个反相器。
电源电压VDD可以被施加到第一反相器I1。在另一示例实施例中，施加到第一反相器I1的电源电压VDD可以与施加到第一缓冲器B1的电源电压具有不同的电压电平。
第一反相器I1可以接收包括在缓冲电路BF中的第一缓冲器B1的输出信号OUT和通过对输出信号OUT进行反相而获得的反相输出信号OUTB，以输出具有延迟时间的最终输出信号FOUT。最终输出信号FOUT的延迟时间可以取决于第一反相器I1的特性。例如，最终输出信号FOUT的延迟时间可以随着包括在反相器单元IV中的反相器的数量增加而增大。
在本示例实施例中，可以通过使用偏置生成电路BG1来补偿由缓冲电路BF生成的延迟时间和由反相器单元IV生成的延迟时间。例如，当具有低电平的电源电压VDD被施加到第一缓冲器B1时，由第一缓冲器B1生成的延迟时间可以增大第一时间，并且由于第一反相器I1的特性，最终输出信号FOUT的延迟时间可以增大第二时间。可以使用偏置生成电路BG1基于第一时间和第二时间来对偏置电源电压VDD'进行分压。分压后的偏置电源电压VDD'可以作为偏置控制电压VC提供给缓冲电路BF。在这种情况下，偏置控制电压VC可以是能够将延迟时间减小第三时间的电压，第三时间是第一时间和第二时间之和。例如，可以通过诸如改变第一电阻器R1的电阻值、调节偏置电源电压VDD'的电压电平、添加图7的第二晶体管T2等方法来控制第三时间。因此，可以使用偏置生成电路BG1生成能够补偿由缓冲电路BF生成的延迟时间和由反相器单元IV生成的延迟时间的偏置控制电压VC，并且通过将偏置控制电压VC提供给缓冲电路BF，具有恒定延迟时间的最终输出信号FOUT可以被提供。
再次参照图4，由缓冲电路BF和反相器单元IV生成的延迟时间之和可以具有与第一曲线图①中的趋势相同的趋势。通过对此进行计算，可以由偏置生成电路BG1向缓冲电路BF提供具有与第三曲线图③中的趋势相同的趋势的延迟时间。因此，反相器单元IV可以输出具有如第二曲线图②中所示的恒定延迟时间的最终输出信号FOUT。
图12是根据示例实施例的接口电路的电路图。具体地，图12是图11的另一示例实施例。
参照图12，接口电路7的反相器单元IV还可以包括第一反相器晶体管TI1，接口电路7还可包括反相器偏置生成电路IBG。
第一反相器晶体管TI1可以对应于第一反相器I1。第一反相器晶体管TI1可以为第一反相器I1提供电流路径。第一反相器晶体管TI1的一端可以连接到第一反相器I1，并且另一端可以连接到地端子。反相器偏置电流IBV可以流过第一反相器晶体管TI1。可以根据输入到第一反相器晶体管TI1的栅极的电压的电压电平，来控制反相器偏置电流IBV的电流电平。例如，当输入到第一反相器晶体管TI1的栅极的电压增大时，反相器偏置电流IBV可以增大。第一反相器晶体管TI1可以是N型晶体管或P型晶体管。
第一反相器晶体管TI1的栅极可以连接到反相器偏置生成电路IBG。反相器单元IV可以通过反相器偏置节点NI连接到反相器偏置生成电路IBG。
反相器偏置生成电路IBG可以基于电源电压VDD的电压电平来确定用于控制反相器偏置电流IBV的电流电平的反相器偏置控制电压VCI的电压电平，并且将反相器偏置控制电压VCI提供给反相器单元IV。具体地，反相器偏置控制电压VCI可以被施加到第一反相器晶体管TI1的栅极。第一反相器晶体管TI1的电阻值可以根据电源电压VDD的电压电平而被实时地改变。
反相器偏置电源电压VDD”可以被施加到反相器偏置生成电路IBG。反相器偏置生成电路IBG可以使用反相器偏置电源电压VDD”来生成反相器偏置控制电压VCI。反相器偏置生成电路IBG可以对反相器偏置电源电压VDD″进行分压，以生成反相器偏置控制电压VCI。反相器偏置电源电压VDD″可以与偏置电源电压VDD′相同或不同。反相器偏置电源电压VDD″的电压电平可以与电源电压VDD的电压电平相同或不同。例如，偏置电源电压VDD'的电压电平可以大于电源电压VDD的电压电平。可以改变反相器偏置电源电压VDD″以控制反相器偏置电流IBV。
反相器偏置生成电路IBG可以包括第一反相器电阻器R11和第一反相器晶体管T11。第一反相器电阻器R11可以与偏置生成电路BG1的第一电阻器R1具有相同的特性，并且第一反相器晶体管T11可以与偏置生成电路BG1的第一晶体管T1具有相同的特性。第一反相器电阻器R11的一端可以连接到反相器偏置节点NI，并且反相器偏置电源电压VDD″可以被施加到第一反相器电阻器R11的另一端。
第一反相器晶体管T11可以与第一反相器电阻器R11串联连接。第一反相器晶体管T11的一端可以连接到第一反相器电阻器R11，并且地电压可以施加到另一端。因此，第一反相器电阻器R11和第一反相器晶体管T11可以共享反相器偏置节点NI。
电源电压VDD可以被施加到第一反相器晶体管T11的栅极。施加到第一反相器晶体管T11的电源电压VDD可以与施加到第一反相器I1的电源电压VDD具有相同的电压电平。随着施加到第一反相器晶体管T11的栅极的电源电压VDD的电压电平增大，第一反相器晶体管T11的电阻值RT11可以减小。通过将电源电压VDD施加到第一反相器晶体管T11的栅极，可以基于电源电压VDD的电压电平来控制反相器偏置控制电压VCI的电压电平。因此，可以控制反相器偏置电流IBV的电流电平。
反相器偏置生成电路IBG可以以类似于以上偏置生成电路BG1至BG3的各种方式来实现。类似于图8和图9中示出的第二晶体管T2和第三晶体管T3，反相器偏置生成电路IBG还可以包括与第一反相器晶体管T11串联连接的第二反相器晶体管和第三反相器晶体管。第二反相器晶体管可以与图7中示出的第二晶体管T2具有相同的特性，第三反相器晶体管可以与图8中示出的第三晶体管T3具有相同的特性。包括第二反相器晶体管和第三反相器晶体管中的至少一个的反相器偏置生成电路IBG可以被实现。换句话说，根据各种示例实施例，包括第一反相器晶体管T11和与第一反相器晶体管T11串联连接的第二反相器晶体管的反相器偏置生成电路IBG可以被实现，或者包括第一反相器晶体管T11和与第一反相器晶体管T11串联连接的第三反相器晶体管的反相器偏置生成电路IBG可以被实现。
在另一示例实施例中，包括第一反相器晶体管T11、与第一反相器晶体管T11串联连接的第二反相器晶体管和与第二反相器晶体管串联连接的第三反相器晶体管的反相器偏置生成电路IBG可以被实现。
在另一示例实施例中，反相器单元IV可以包括多个反相器和多个反相器晶体管。多个反相器可以分别对应于多个反相器晶体管。多个反相器晶体管中的至少一个可以连接到反相器偏置生成电路IBG。例如，所有的多个反相器晶体管或多个反相器晶体管中的仅一些反相器晶体管可以连接到反相器偏置生成电路IBG的反相器偏置节点NI。
在另一示例实施例中，接口电路7可以包括分别与多个反相器晶体管对应的多个反相器偏置生成电路IBG。在这种情况下，多个反相器晶体管中的每个可以连接到不同的反相器偏置生成电路IBG。
在另一示例实施例中，多个反相器晶体管中的一些反相器晶体管连接到同一反相器偏置生成电路IBG，一些反相器晶体管可以连接到另外的反相器偏置生成电路IBG。
在图12的示例实施例中，接口电路7还包括反相器偏置生成电路IBG，使得接口电路7可以稳定地控制反相器单元IV的操作，并且针对具有延迟时间的最终输出信号FOUT补偿由于反相器单元IV的特性而导致的延迟时间。因此，因为最终输出信号FOUT可以具有恒定的延迟时间，所以接口电路7的感测特性可以被改善。
图13是根据示例实施例的接口电路的电路图。具体地，图13提供了作为图2的另一示例实施例的偏置控制电压VC的控制。
图13中示出的缓冲电路BF还可以包括上述各种配置。
参照图13，接口电路8的偏置生成电路BG4可以包括第一可变电阻器R1'和第一晶体管T1。
第一可变电阻器R1'的一端可以与第一晶体管T1串联连接，并且偏置电源电压VDD'可以被施加到另一端。第一可变电阻器R1'的电阻值可以根据电源电压VDD的电压电平而变化。第一可变电阻器R1'的电阻值可以变化，使得输出信号OUT的延迟时间恒定。例如，当输出信号OUT的延迟时间增大第一时间段时，第一可变电阻器R1'的电阻值可以减小。当第一可变电阻器R1'的电阻值减小时，偏置控制电压VC的电压电平增大，从而将输出信号OUT的延迟时间减小第二时间段。第一可变电阻器R1'的电阻值可以变化，直到第二时间段等于第一时间段。当第二时间段与第一时间段相同时，可以提供具有恒定延迟时间的输出信号OUT。
在本示例实施例中，因为可以通过改变第一可变电阻器R1'来微调偏置控制电压VC，所以可以稳定地提供输出信号OUT，并且可以确保输出信号OUT的时间裕度。
在一个示例实施例中，可以根据电源电压VDD的电压电平而实时地改变第一可变电阻器R1'的电阻值。可以自动改变第一可变电阻器R1'的电阻值，使得输出信号OUT的延迟时间恒定。在这种情况下，偏置生成电路BG4还可以包括测量输出信号OUT的延迟时间并将延迟时间反馈给偏置生成电路BG4的单独的电路。
图14是根据示例实施例的接口电路的电路图。具体地，图14提供了作为图2的另一示例实施例的偏置控制电压VC的控制。
图14中示出的缓冲电路BF还可以包括上述各种配置。
参照图14，接口电路9的偏置生成电路BG5可以包括第一晶体管组G1和第二晶体管组G2。第一晶体管组G1和第二晶体管组G2可以彼此并联连接，并且每个晶体管组可以与第一电阻器R1串联连接。因此，第一晶体管组G1、第二晶体管组G2和第一电阻器R1可以共享偏置节点NB。
第一晶体管组G1和第二晶体管组G2中的每个可以包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1、第二晶体管T2和第三晶体管T3可以与上面参照图2至图8描述的第一晶体管T1、第二晶体管T2和第三晶体管T3具有相同的特性。
第一偏置使能信号BEN1可以被施加到第一晶体管组G1的第三晶体管T3，并且第二偏置使能信号BEN2可以被施加到第二晶体管组G2的第三晶体管T3。可以根据第一偏置使能信号BEN1和第二偏置使能信号BEN2，来使用第一晶体管组G1或第二晶体管组G2。例如，当第一偏置使能信号BEN1处于高电平并且第二偏置使能信号BEN2处于低电平时，可以使用第一晶体管组G1来对偏置电源电压VDD'进行分压，并且可以不使用第二晶体管组G2。
可以使用第一晶体管组G1和第二晶体管组G2来调节偏置控制电压VC。可以根据电源电压VDD的电压电平不同地施加第一偏置使能信号BEN1和第二偏置使能信号BEN2。第一偏置使能信号BEN1和第二偏置使能信号BEN2可以变化，使得输出信号OUT的延迟时间恒定。例如，当第一偏置使能信号BEN1和第二偏置使能信号BEN2是高电平信号时，包括在第一晶体管组G1和第二晶体管组G2中的所有晶体管可以被导通。因此，由于确定偏置控制电压VC的电阻值变小，所以偏置控制电压VC的电压电平可减小。
本示例实施例示出了第一晶体管组G1和第二晶体管组G2，但是偏置生成电路BG5可以包括多个晶体管组。在包括多个晶体管组的情况下，多个晶体管组中的每个可以使用包括在其中的第三晶体管T3而使晶体管导通。
在本示例实施例中，偏置生成电路BG5使用多个晶体管组来改变确定偏置控制电压VC的电阻值，从而将输出信号OUT的延迟时间补偿为恒定。此后，可以通过改变第一电阻器R1来微调偏置控制电压VC，可以稳定地提供输出信号OUT，并且可以确保输出信号OUT的时间裕度。
在本示例实施例中，第一电阻器被示出为具有固定电阻值的电阻器，但是可变电阻器可以如图13中所示的那样被使用。此外，如图12中所示，反相器单元IV和反相器偏置生成电路IBG还可以被包括，并且如上所述，反相器偏置生成电路IBG可以被实现为包括多个晶体管组。
图15是根据示例实施例的接口电路的电路图。具体地，图15提供了作为图9的另一示例实施例的偏置控制电压VC的控制。
在图15中，偏置生成电路BG3和缓冲电路BF还可以包括上述各种组件。
参照图15，接口电路10可以包括包含可变电阻器R2'的低压差电路LDO。因此，图9的低压差电路LDO的第二电阻器R2可被实现为可变电阻器R2'。
通过使用可变电阻器R2'改变电阻值，可以改变施加到第一电阻器R1的电压的电压电平。通过改变在偏置生成电路BG3中分压的电压的电压电平，可以调节提供给缓冲电路BF的偏置控制电压VC的电压电平。通过调节偏置控制电压VC，可以一致地控制输出信号OUT的延迟时间，并且可以改善接口电路10的感测特性。
在另一示例实施例中，可以通过改变低压差电路LDO的参考电压Vref来控制偏置控制电压VC。
在另一示例实施例中，可以在改变低压差电路LDO的参考电压Vref的同时使用可变电阻器R2'来调节偏置控制电压VC。
图16示出根据示例实施例的数据处理系统100。具体地，数据处理系统100可以包括上述接口电路1至接口电路10。
数据处理系统100可以包括主机110和存储器系统120。存储器系统120可以包括存储器控制器130和存储器装置140。
数据处理系统100可以应用于各种计算系统(诸如，超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机等)中的一种。
主机110、存储器控制器130和存储器装置140中的每个可以被提供为一个芯片、一个封装件或一个模块，或例如，存储器控制器130可以连同存储器装置140一起被提供为存储器系统120或存储装置。
存储器系统120可以构成PC卡、紧凑型闪存卡(CF)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC和MMCmicro)、SD卡(例如，SD、迷你SD和微型SD)、通用闪存装置(UFS)等。作为另一示例，存储器系统120可以构成固态盘/驱动器(SSD)。
主机110可以包括接口电路111。接口电路111可以包括上面参照图2至图15描述的接口电路1至接口电路10。接口电路111可以缓冲输入到主机110或从主机110输出的至少一个信号。接口电路111也可以称为缓冲芯片。缓冲芯片可被配置为缓冲从主机110的外部输入的信号。
主机110可以通过接口电路111将数据操作请求REQ和地址ADDR发送到存储器控制器130，并且可与存储器控制器130交换数据DATA。例如，主机110可以基于各种接口协议(诸如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESD)协议、电子集成驱动器(IDE)协议、移动工业处理器接口(MIPI)协议、通用闪存(UFS)协议等)中的至少一种与存储器控制器130交换数据。
存储器控制器130可以包括接口电路131。接口电路131可以包括上面参照图2至图15描述的接口电路1至接口电路10。接口电路131可以缓冲输入到存储器控制器130或从存储器控制器130输出的至少一个信号。
存储器控制器130可以通过接口电路131控制存储器装置140。例如，响应于通过接口电路131从主机110接收的数据操作请求REQ，存储器控制器130可以控制存储器装置140读取存储在存储器装置140中的数据DATA或将数据DATA写入存储器装置140。例如，存储器控制器130可以通过将地址ADDR、命令CMD和控制信号提供给存储器装置140来控制存储器装置140的写入操作、读取操作和擦除操作。此外，可以通过接口电路131在存储器控制器130与存储器装置140之间发送/接收用于以上操作的数据DATA。在一个示例实施例中，存储器控制器130可以通过接口电路131将读取使能信号提供给存储器装置140。
存储器装置140可以包括至少一个存储器裸片，例如，存储器装置140可以包括多个存储器裸片。例如，存储器装置140可以包括第一存储器裸片141_1至第N存储器裸片141_N(其中，N是等于或大于2的自然数)。第一存储器裸片141_1至第N存储器裸片141_N中的每个可以包括至少一个存储器单元阵列。存储器单元阵列可以包括设置在多条字线和多条位线相交的区域中的多个存储器单元，并且多个存储器单元可以是易失性存储器单元或非易失性存储器单元。每个存储器单元可以是存储两个或更多个位的数据的多层单元。在其他实现方式中，一些存储器单元可以是存储1位的数据的单层单元(SLC)，一些其他存储器单元可以是多层单元。存储器装置140可以包括DRAM、NAND闪存、垂直NAND闪存(VNAND)、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等，并且存储器装置140可以包括它们的组合。
存储器装置140可以响应于通过接口电路142从存储器控制器130接收的信号而执行数据DATA的操作(诸如，写入操作、读取操作和擦除操作)。存储器装置140可以通过接口电路142将基于读取使能信号生成的数据信号提供给存储器控制器130。
存储器装置140可以包括接口电路142。接口电路142可以包括上面参照图2至图15描述的接口电路1至接口电路10。接口电路142可以缓冲从存储器装置140的外部输入的至少一个信号。例如，接口电路142可以存储从存储器控制器130提供的命令CMD和/或基于命令CMD生成的数据操作控制信号。接口电路142可以被称为缓冲芯片。这里，缓冲芯片可以被配置为缓冲从存储器装置140的外部输入的信号。
接口电路142可以包括多个寄存器。多个寄存器可以存储用于多个存储器裸片的命令信息。命令信息可以包括命令CMD和/或基于命令CMD在存储器装置140内部生成的数据操作控制信号。数据操作控制信号可以包括用于存储器装置140的数据操作(诸如，写入操作、读取操作和擦除操作)的控制信号。接口电路142可以包括例如第一寄存器至第N寄存器，并且第一寄存器可以存储与第一存储器裸片141_1对应的命令信息，并且第N寄存器可以存储与第N存储器裸片141_N对应的命令信息。
图17是示出根据实施例的片上系统的框图。具体地，片上系统(SoC)200是半导体装置，并且可以包括根据示例实施例的集成电路。
SoC 200实现在一个芯片中执行各种功能的复杂的功能块(诸如，知识产权(IP)块)，并且有源区域、标准单元和电源轨(power rail)可以被包括在SoC 200的每个功能块中。SoC 200可以表示集成了计算系统或其他电子系统的组件的集成电路。
参照图17，SoC 200可以包括核201、数字信号处理器(DSP)202、图形处理器(GPU)203、嵌入式存储器204、通信接口205和存储器接口206。SoC 200的组件可以通过总线207彼此通信。
核201可以处理命令并控制包括在SoC 200中的组件的操作。例如，核201可以通过处理一系列命令来驱动操作系统并执行操作系统上的应用。
DSP 202可以处理数字信号(诸如，从通信接口205提供的数字信号)来生成数据。
GPU 203可以根据从嵌入式存储器204或存储器接口206提供的图像数据生成用于通过显示装置输出的图像的数据，并且可以对图像数据进行编码。
嵌入式存储器204可以存储用于核201、DSP 202和GPU 203进行操作的数据。
通信接口205可以提供用于通信网络或一对一通信的接口。
存储器接口206可以为SoC 200的外部存储器(例如，动态随机存取存储器(DRAM)、闪存等)提供接口。
通信接口205和存储器接口206中的至少一个可以包括上述接口电路1至接口电路10。
通过总结和回顾，随着半导体集成电路的集成度增大，实现半导体集成电路的半导体裸片的每单位面积的器件数量增加。当时钟信号被发送到器件时，可能在时钟信号中生成更多的噪声。例如，发送到器件的时钟信号可能具有更多的抖动。随着在半导体装置中生成各种时钟信号的时钟生成电路的速度提高，抖动特性变得更加重要。为了降低抖动，可以降低操作电压的功率噪声。
如上所述，实施例涉及补偿模拟缓冲器的电源电压变化的接口电路及其操作方法。实施例可以提供一种能够通过改善由于电源电压的变化导致的电源引起的抖动(PSIJ)来改善模拟缓冲器的噪声的接口电路及其操作方法。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的含义被使用和解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员将清楚的那样，在提交本申请时，除非另外具体指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种接口电路，包括：
缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及
偏置生成电路，被配置为改变偏置控制电压的电压电平，从而通过补偿电源电压的电压电平的变化而使延迟时间恒定，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路。
2.根据权利要求1所述的接口电路，其中，
偏置生成电路被配置为基于电阻器和与所述电阻器串联连接的第一晶体管来对偏置电源电压进行分压，第一晶体管具有被施加电源电压的栅极，并且
偏置控制电压基于分压到第一晶体管的偏置电源电压被确定。
3.根据权利要求2所述的接口电路，其中，偏置生成电路还包括与第一晶体管串联连接的第二晶体管，第二晶体管具有被施加偏置控制电压的栅极。
4.根据权利要求2所述的接口电路，其中，偏置生成电路还包括与第一晶体管串联连接的第三晶体管，第三晶体管在其栅极处接收偏置使能信号以控制偏置生成电路的操作。
5.根据权利要求2所述的接口电路，其中，所述电阻器包括可变电阻器。
6.根据权利要求2所述的接口电路，还包括：低压差电路，被配置为将偏置电源电压恒定地提供给偏置生成电路。
7.根据权利要求6所述的接口电路，其中，
低压差电路包括：
误差放大器，参考电压被施加到误差放大器；
传输晶体管，传输晶体管具有被施加误差放大器的输出的栅极，传输晶体管具有被输入偏置电源电压的源极端子；
第一电阻器，具有连接到传输晶体管的漏极端子的一端和连接到用于向误差放大器供应反馈电压的反馈端子的另一端；以及
第二电阻器，连接在反馈端子与地之间，并且第一电阻器包括可变电阻器。
8.根据权利要求6所述的接口电路，其中，
低压差电路包括：
误差放大器，参考电压被施加到误差放大器；
传输晶体管，传输晶体管具有被施加误差放大器的输出的栅极，传输晶体管具有被施加偏置电源电压的源极端子；
第一电阻器，具有连接到传输晶体管的漏极端子的一端和连接到用于向误差放大器供应反馈电压的反馈端子的另一端；以及
第二电阻器，连接在反馈端子与地之间，并且参考电压是可变的。
9.根据权利要求1至8中的任一项所述的接口电路，其中，缓冲电路包括：
缓冲器，被配置为接收输入信号并生成输出信号；以及
缓冲晶体管，被配置为从偏置生成电路接收偏置控制电压，并且将偏置电流提供给缓冲器。
10.一种半导体装置，包括：
缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，输出信号的延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及
偏置生成电路，包括第一电阻器和与第一电阻器串联连接的第一晶体管组，并且被配置为基于第一晶体管组对偏置电源电压进行分压，以确定控制偏置电流的电流电平的偏置控制电压的电压电平，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路，
其中，第一晶体管组包括：
第一晶体管，与第一电阻器串联连接，第一晶体管具有被施加电源电压的栅极；
第二晶体管，与第一晶体管串联连接，第二晶体管具有被施加偏置控制电压的栅极；以及
第三晶体管，与第二晶体管串联连接，第三晶体管被配置为接收偏置使能信号。
11.根据权利要求10所述的半导体装置，其中，第一电阻器包括可变电阻器。
12.根据权利要求10所述的半导体装置，其中，偏置生成电路还包括第二晶体管组，第二晶体管组与第一电阻器串联连接并与第一晶体管组并联连接，第二晶体管组包括另外的第一晶体管、另外的第二晶体管和另外的第三晶体管。
13.根据权利要求10所述的半导体装置，还包括：
误差放大器，参考电压被施加到误差放大器；
传输晶体管，被配置为通过传输晶体管的栅极接收误差放大器的输出信号，传输晶体管具有连接到第一电阻器的一端并且具有被施加偏置电源电压的另一端；
第二电阻器，具有连接到传输晶体管与第一电阻器之间的节点的一端和连接到用于将反馈电压供应给误差放大器的反馈端子的另一端；以及
第三电阻器，具有连接到反馈端子的一端和被施加地电压的另一端。
14.根据权利要求13所述的半导体装置，其中，第二电阻器包括可变电阻器。
15.根据权利要求10所述的半导体装置，还包括：
反相器，被配置为接收输出信号并生成具有延迟时间的最终输出信号，最终输出信号的延迟时间基于反相器偏置电流的电流电平和电源电压的电压电平被确定；
反相器晶体管，被配置为将反相器偏置电流提供给反相器；以及
反相器偏置生成电路，被配置为基于电源电压的电压电平来确定用于控制反相器偏置电流的电流电平的反相器偏置控制电压的电压电平，并且将反相器偏置控制电压提供给反相器晶体管。
16.根据权利要求15所述的半导体装置，其中，反相器偏置生成电路被配置为包括另外的第一电阻器和另外的第一晶体管组。
17.一种半导体装置，包括：
缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，输出信号的延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定，缓冲电路包括多个缓冲器和多个缓冲晶体管；以及
偏置生成电路，被配置为基于电源电压的电压电平来确定用于控制偏置电流的电流电平的偏置控制电压的电压电平，并且将偏置控制电压提供给缓冲电路，
其中，偏置生成电路包括可变电阻器和与可变电阻器串联连接的第一晶体管组。
18.根据权利要求17所述的半导体装置，其中，第一晶体管组包括：
第一晶体管，与可变电阻器串联连接，第一晶体管具有被施加电源电压的栅极；
第二晶体管，与第一晶体管串联连接，第二晶体管具有被施加偏置控制电压的栅极；以及
第三晶体管，与第二晶体管串联连接，第三晶体管被配置为通过第三晶体管的栅极接收偏置使能信号。
19.根据权利要求17所述的半导体装置，其中，所述多个缓冲晶体管中的至少一个具有连接到可变电阻器与第一晶体管组之间的节点的栅极。
20.根据权利要求17所述的半导体装置，还包括：
反相器单元，被配置为接收输出信号并生成具有延迟时间的最终输出信号，最终输出信号的延迟时间基于反相器偏置电流的电流电平和电源电压的电压电平被确定，反相器单元包括多个反相器和多个反相器晶体管；以及
反相器偏置生成电路，被配置为基于电源电压的电压电平来确定用于控制反相器偏置电流的电流电平的反相器偏置控制电压的电压电平，并将反相器偏置控制电压提供给反相器单元，反相器偏置生成电路包括另外的可变电阻器和另外的第一晶体管组。
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