KR20190093099A - 출력 드라이브 회로의 열화를 방지하는 전송부를 포함하는 반도체 장치 - Google Patents

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KR20190093099A
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길범용
김양기
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삼성전자주식회사
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Abstract

출력 드라이브 회로의 열화를 방지하는 전송부를 포함하는 반도체 장치가 제공된다. 독출 스트로브 신호쌍을 전송하는 전송부들은, 데이터를 출력하는 독출 동작일 때 하강 및 상승 에지들로 토글링하는 독출 스트로브 신호쌍를 출력하는 메인 출력 드라이브 회로와, 비-독출 동작일 때 로직 하이의 상보 독출 스트로브 신호와 로직 로우의 독출 스트로브 신호를 출력하는 빅텀 출력 드라이브 회로를 포함한다. 전송부들은 비-독출 동작 시 메인 출력 드라이브 회로 대신에 빅텀 출력 드라이브 회로를 인에이블시킨다.

Description

출력 드라이브 회로의 열화를 방지하는 전송부를 포함하는 반도체 장치 {Semiconductor device including transmitter for reducing or preventing degradation of output drive circuit}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 NBTI(Negative Biased Temperature Instability) 및 PBTI(Positive Biased Temperature Instability) 영향을 줄여 출력 드라이브 회로의 열화를 방지하는 전송부 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 제조 기술의 발달로 인하여, MOS 트랜지스터와 같은 다양한 회로 소자들이 반도체 장치 또는 집적 회로(Integrated Circuit: IC)에 형성되고 있다. IC는 소비자 전자 제품(customer electronics)에 사용되고 다양한 응용 이용(application use)에서 최적의 동작 성능을 발휘할 것이 요구된다. IC는 일정 기간 동안 동작 성능을 보증하도록 하는 신뢰성 요건들을 만족해야 한다.
신뢰성 요건들 중에서 NBTI(Negative Biased Temperature Instability)와 PBTI(Positive Biased Temperature Instability)에 의해, 트랜지스터들의 문턱 전압(Vth)이 시프트될 수 있다. 트랜지스터들의 문턱 전압(Vth) 시프트는 IC의 성능 열화 및 전압 민감의 문제점을 발생시킨다.
본 발명의 목적은 NBTI 및 PBTI 영향을 줄일 수 있는 출력 드라이브 회로와 전송부 및 이들을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 데이터에 동기되는 독출 스트로브 신호를 전송하는 전송부를 포함하고, 전송부는 데이터가 출력되는 독출 동작일 때 하강 및 상승 에지들로 토글링하는 독출 스트로브 신호를 출력하는 메인 출력 드라이브 회로와, 비-독출 동작일 때 로직 하이의 독출 스트로브 신호를 출력하는 빅텀 출력 드라이브 회로를 포함한다.
본 발명의 실시예들에 따른 반도체 장치는, 데이터에 동기되는 독출 스트로브 신호를 전송하는 전송부를 포함하고, 전송부는 데이터가 출력되는 독출 동작일 때 상승 및 하강 에지들로 토글링하는 독출 스트로브 신호를 출력하는 메인 출력 드라이브 회로와, 비-독출 동작일 때 로직 로우의 독출 스트로브 신호를 출력하는 빅텀 출력 드라이브 회로를 포함한다.
본 발명의 실시예들에 따른 반도체 장치는, 데이터에 동기되는 독출 스트로브 신호를 전송하는 제1 전송부와, 데이터에 동기되고 독출 스트로브 신호와 상보적인 상보 독출 스트로브 신호를 전송하는 제2 전송부를 포함하고, 데이터가 출력되는 독출 동작일 때 제1 및 제2 전송부들 각각은 상승 및 하강 에지들로 토글링하는 독출 스트로브 신호와 상보 독출 스트로브 신호 각각을 출력하는 제1 및 제2 메인 출력 드라이브 회로들을 포함하고, 비-독출 동작일 때 제1 전송부는 로직 로우의 독출 스트로브 신호를 출력하는 제1 빅텀 출력 드라이브 회로를 포함하고, 제2 전송부는 로직 하이의 상보 독출 스트로브 신호를 출력하는 제2 빅텀 출력 드라이브 회로를 포함한다.
본 발명의 반도체 장치는, 비-독출 동작 시 메인 출력 드라이브 회로 대신에 빅텀 출력 드라이브 회로를 인에이블시켜 독출 스트로브 신호와 상보 독출 스트로브 신호 각각을 로직 로우와 로직 하이로 출력할 수 있다. 이에 따라, 메인 출력 드라이브 회로의 PMOS 및 NMOS 트랜지스터들은 NBTI 및 PBTI 영향 없이 안정적인 문턱 전압들을 갖게 됨으로써, 독출 동작 시 메인 출력 드라이브 회로에서 출력되는 독출 스트로브 신호쌍은 안정적인 듀티 비율로 출력될 수 있다.
도 1은 본 발명의 개념이 적용되는 반도체 장치의 일 예로서 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치에서 수행되는 독출 동작을 설명하는 타이밍 다이어그램이다.
도 3은 도 1의 상보 독출 스트로브 신호를 전송하는 전송부를 설명하는 종래의 회로 다이어그램이다.
도 4는 도 1의 독출 스트로브 신호를 전송하는 전송부를 설명하는 종래의 회로 다이어그램이다.
도 5는 도 3 및 도 4의 전송부들의 동작에 따른 독출 스트로브 신호쌍을 보여주는 타이밍 다이어그램이다.
도 6 및 도 7은 본 발명의 실시예에 따른 전송부를 설명하는 도면들이다.
도 8 및 도 9는 본 발명의 실시예에 따른 전송부를 설명하는 도면들이다.
도 10은 본 발명의 실시예들에 따른 전송부들을 포함하는 메모리 장치에서 수행되는 독출 동작을 설명하는 타이밍 다이어그램이다.
도 11은 본 발명의 개념적 실시예들에 따른 전송부들을 포함하는 메모리 장치를 설명하는 블락도이다.
도 12은 본 발명의 개념적 실시예들에 따른 전송부들을 포함하는 메모리 장치를 설명하는 블락도이다.
도 1은 본 발명의 개념이 적용되는 반도체 장치의 일 예로서 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)를 포함할 수 있다. 메모리 시스템(100)은 개인용 컴퓨터(Personal Computer: PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
메모리 콘트롤러(110)는 집적 회로(IC), 시스템 온 칩(System on Chip: SoC), 어플리케이션 프로세서(Application Processor: AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 메모리 콘트롤러(110)는 램(RAM), 중앙 처리 유닛(Central Processing Unit: CPU), 그래픽 처리 유닛 (Graphics Processing Unit: GPU), 및/또는 모뎀(modem)을 포함할 수 있다. 일부 실시예들에 있어서, 메모리 콘트롤러(110)는 모뎀의 기능과 AP의 기능을 수행할 수 있다.
메모리 장치(120)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM (Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(120)는 Wide I/O DRAM, LPDDR DRAM 등으로 구현될 수 있다.
휘발성 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(Magnetic RAM: MRAM)과 같은 불휘발성 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지할 수 있다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 메모리 장치가 선호적으로 사용될 수 있다. 특히, STT-MRAM(Spin Transfer Torque MRAM)이 메모리를 구성하는 경우에 DRAM이 갖는 빠른 응답 시간의 장점에 더하여 MRAM이 갖는 불휘발성 장점이 부가될 수 있다. STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정층(fixed layer), 자유층(free layer))과 자성층들 사이의 터널층을 기본적으로 포함할 수 있다. 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
실시예에 따라, 메모리 장치(120)는 불휘발성 메모리 장치로 구현될 수 있다. 예시적으로, 메모리 장치(120)는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM, STT-MRAM, FeRAM(ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM(RRAM)), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(Polymer RAM (PoRAM)), 나노 부유 게이트 메모리(Nano Floating Gate Memory(NFGM)), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(molecular electronics memory device), 또는 절연 저항 변화 메모리(insulator resistance change memory) 등으로 구현될 수 있다.
메모리 콘트롤러(110)는 메모리 장치(120)에 저장된 데이터를 독출하도록 또는 메모리 장치(120)에 데이터를 기입하도록 메모리 장치(120)를 제어할 수 있다. 메모리 콘트롤러(110)는 메모리 장치(120)에 커맨드(CMD)와 어드레스(ADDR)를 제공함으로써, 메모리 장치(120)에 대한 기입 또는 독출 동작을 제어할 수 있다. 또한, 기입 동작에서 입력되는 데이터(DQ)와 독출 동작에서 출력되는 데이터(DQ)가 메모리 콘트롤러(110)와 메모리 장치(120) 사이에서 송수신될 수 있다.
메모리 콘트롤러(110)는 메모리 장치(120)의 데이터 입출력을 제어하기 위하여, 클럭 신호쌍(CK_t, CK_c)을 전송하는 전송부들(111, 112)을 포함하고, 클럭 신호쌍(CK_t, CK_c)은 신호 라인들(131, 132)을 통해 메모리 장치(120)로 인가될 수 있다. 클럭 신호쌍(CK_t, CK_c)은 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성될 수 있다. 클럭 신호쌍(CK_t, CK_c)은 메모리 장치(120)의 데이터 입출력 동작을 수행하기 위해 인가되는 커맨드(CMD) 및 어드레스(ADDR)의 전송 레이트에 관련된 클럭들이다.
메모리 콘트롤러(110)는 커맨드(CMD) 및/또는 어드레스(ADDR)를 전송하는 전송부(113)를 포함하고, 커맨드(CMD) 및/또는 어드레스(ADDR)는 신호 라인(133)을 통해 메모리 장치(120)로 인가될 수 있다. 메모리 콘트롤러(110)는 기입 스트로브 신호쌍(WDQS_t, WDQS_c)을 전송하는 전송부들(114, 115)을 포함하고, 기입 스트로브 신호쌍(WDQS_t, WDQS_c)은 신호 라인들(134, 135)을 통해 메모리 장치(120)로 인가될 수 있다. 기입 스트로브 신호쌍(WDQS_t, WDQS_c)은 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성될 수 있다. 기입 스트로브 신호쌍(WDQS_t, WDQS_c)은 메모리 장치(120)의 기입 동작을 수행하기 위하여 메모리 장치(120)에 기입될 데이터(DQ)와 관련된 단방향 기입 스트로브들(uni-directional write strobes)이다.
메모리 콘트롤러(110)는 메모리 장치(120)에 기입될 데이터(DQ)를 전송하는 전송부(116)와 메모리 장치(120)에서 독출된 데이터(DQ)를 수신하는 수신부(117)를 포함할 수 있다. 메모리 장치(120)의 기입 동작에서, 메모리 장치(120)에 기입될 데이터(DQ)는 전송부(116)와 신호 라인(136)을 통하여 메모리 장치(120)로 인가될 수 있다. 메모리 장치(120)의 독출 동작에서, 메모리 장치(120)에서 독출된 데이터(DQ)는 신호 라인(136)과 수신부(117)를 통하여 메모리 콘트롤러(110)로 수신될 수 있다. 도면의 간략화를 위해, 본 실시예에서는 1개 신호 라인(136)을 통하여 1개 데이터(DQ)의 송수신을 설명하고 있으나, 복수의 신호 라인들을 통하여 복수의 데이터들(DQs)이 송수신될 수 있다. 예시적으로, 8개, 16개, 32개, 64개, 96개, 또는 128개 데이터들(DQs)이 신호 라인(136) 복수 개를 통하여 송수신될 수 있다.
메모리 콘트롤러(110)는 독출 스트로브 신호쌍(RDQS_t, RDQS_c)을 수신하는 수신부(118)를 포함하고, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 메모리 장치(120)에서 출력되고 신호 라인들(138, 139)을 통해 메모리 콘트롤러(110)로 수신될 수 있다. 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성될 수 있다. 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 메모리 장치(120)에서 수행된 독출 동작에 따라 독출된 데이터(DQ)와 관련된 단방향 독출 스트로브들(uni-directional read strobes)이다.
메모리 장치(120)는 메모리 콘트롤러(110)에서 신호 라인들(131, 132)을 통해 전송된 클럭 신호쌍(CK_t, CK_c)을 수신하는 수신부(121)를 포함할 수 있다. 메모리 장치(120)는 메모리 콘트롤러(110)에서 신호 라인(133)을 통해 전송된 커맨드(CMD) 및/또는 어드레스(ADDR)를 수신하는 수신부(123)를 포함할 수 있다. 메모리 장치(120)는 커맨드(CMD) 및/또는 어드레스(ADDR)를 클럭 신호(CK_t) 및 상보 클럭 신호(CK_c)의 상승 및 하강 에지들에서 래치할 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)에서 신호 라인들(134, 135)을 통해 전송된 기입 스트로브 신호쌍(WDQS_t, WDQS_c)을 수신하는 수신부(124)를 포함할 수 있다. 메모리 장치(120)는 메모리 콘트롤러(110)에서 신호 라인(136)을 통해 전송된 기입 데이터(DQ)를 수신하는 수신부(126)를 포함할 수 있다. 메모리 장치(120)는 기입 데이터(DQ)를 기입 스트로브 신호(WDQS_t) 및 상보 기입 스트로브 신호(WDQS_c)의 상승 및 하강 에지들에서 래치할 수 있다.
메모리 장치(120)는 메모리 장치(120)의 독출 동작에 따라 독출된 데이터(DQ)를 신호 라인(136)을 통해 메모리 콘트롤러(110)로 전송하는 전송부(127)를 포함할 수 있다. 메모리 장치(120)는 독출 스트로브 신호쌍(RDQS_t, RDQS_c)을 전송하는 전송부들(128, 129)을 포함하고, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 신호 라인들(138, 139)을 통해 메모리 콘트롤러(110)로 전송될 수 있다. 독출 데이터(DQ)는 독출 스트로브 신호(RDQS_t) 및 상보 기입 스트로브 신호(RDQS_c)의 상승 및 하강 에지들에서 전송될 수 있다.
도 2는 도 1의 메모리 장치에서 수행되는 독출 동작을 설명하는 타이밍 다이어그램이다.
도 1과 연계하여 도 2를 참조하면, 메모리 장치(120)로 클럭 신호(CK_t) 및 상보 클럭 신호(CK_c)가 수신될 수 있다.
T0 시점부터 클럭 신호(CK_t) 및 상보 클럭 신호(CK_c)가 수신된다. T0 시점에서 클럭 신호(CK_t)의 상승 에지에 동기된 독출 커맨드(READ), 뱅크 어드레스(BAx) 및 칼럼 어드레스(CAa)가 메모리 장치(120)로 수신될 수 있다.
메모리 장치(120)는 당해 독출 동작을 수행하기 이전에, 액티베이트 동작을 먼저 수행할 수 있다. T0 시점의 독출 커맨드(READ)가 수신되기 이전에, 로우 액티베이트 커맨드 (ACTIVATE, 또는 로우 액티브 커맨드(ACT)), 뱅크 어드레스(BAx) 및 로우 어드레스(RA)가 메모리 장치(120)로 수신될 수 있다. 액티베이트 동작에서, 메모리 장치(120)는 뱅크 어드레스(BAx)에 해당하는 뱅크를 선택하고, 선택된 뱅크 내 로우 어드레스(RA)에 해당하는 로우 또는 워드라인을 오픈 또는 활성화시킬 수 있다. 이 후, T0 시점의 독출 동작에서, 메모리 장치(120)는 독출 커맨드(READ)와 함께 인가된 뱅크 어드레스(BAx) 및 칼럼 어드레스(CAa)에 따라 선택된 뱅크 내 오픈된 로우에 연결된 메모리 셀들 중에서 칼럼 어드레스(CAa)에 해당하는 메모리 셀들의 데이터를 독출할 수 있다.
T0 시점의 독출 커맨드(READ) 인가 후 메모리 장치(120)에 설정된 독출 레이턴시(Read Latency: RL)가 경과하는 T6 시점에서, 메모리 장치(120)는 독출 동작에 따른 독출 데이터(DQ)를 출력할 수 있다. 예시적으로, 메모리 장치(120)는 독출 레이턴시 RL=6 그리고 버스트 길이(Burst Length) BL=2로 동작하도록 설정되어 있다고 가정한다. 독출 데이터(DQ)는 BL=2에 해당하는 2 비트 데이터(Da, Da + 1)로서 출력될 수 있다. 2 비트 데이터(Da, Da + 1)는 독출 스트로브 신호쌍(RDQS_t, RDQS_c)의 상승 및 하강 에지들에 동기되어 출력될 수 있다. 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 독출 데이터(DQ)와 함께 출력될 수 있다.
실시예에 따라, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 독출 데이터(DQ)가 출력되는 T6 시점보다 클럭 신호쌍(CK_t, CK_c)의 1 클럭 사이클 이전인 T5 시점에서 클럭킹될 수 있다. 이는 클럭 신호쌍(CK_t, CK_c) 에지와 독출 스트로브 신호쌍(RDQS_t, RDQS_c) 에지 사이의 타이밍 파라미터, 예컨대 tDQSCK를 만족시키기 위한 설계적 사항일 수 있다.
메모리 장치(120)의 독출 동작에서, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 T6 시점에서 T8 시점까지 독출 데이터(DQ)에 기초하여 상승 및 하강 에지들로 토글링할 수 있다. 그 외 나머지 구간들, 즉 T0 시점에서 T6 시점까지의 구간 및 T8 시점 이후에서는 독출 스트로브 신호(RDQS_t)는 로직 로우 상태이고, 상보 독출 스트로브 신호(RDQS_c)는 로직 하이 상태임을 볼 수 있다.
도 3은 도 1의 상보 독출 스트로브 신호(RDQS_c)를 전송하는 전송부를 설명하는 종래의 회로 다이어그램이다.
도 3을 참조하면, 전송부(129)는 제1 및 제2 구동 신호들(DRVa, DRVb)에 응답하여 상보 독출 스트로브 신호(RDQS_c)를 출력하는 출력 드라이브 회로(310)를 포함할 수 있다. 출력 드라이브 회로(310)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 PMOS 트랜지스터(311)와 NMOS 트랜지스터(312)로 구성될 수 있다. PMOS 트랜지스터(311)의 게이트에는 제1 구동 신호(DRVa)가 연결되고, NMOS 트랜지스터(312)의 게이트에는 제2 구동 신호(DRVb)가 연결될 수 있다. PMOS 트랜지스터(311)의 드레인과 NMOS 트랜지스터(312)의 드레인은 서로 연결되고, 연결 노드(N1)에서 상보 독출 스트로브 신호(RDQS_c)가 출력될 수 있다.
제1 및 제2 구동 신호들(DRVa, DRVb)은 메모리 장치(120)의 독출 동작에 따른 데이터 출력 경로에서 독출 데이터(DQ)와의 상관 관계들에 의해 발생되는 신호들이다. 출력 드라이브 회로(310)는 제1 및 제2 구동 신호들(DRVa, DRVb)에 응답하여, 도 2의 T6 시점에서 T8 시점까지 도시된 바와 같이, 하강 및 상승 에지들로 토글링하는 상보 독출 스트로브 신호(RDQS_c)를 출력할 수 있다. 상보 독출 스트로브 신호(RDQS_c)는 독출 스트로브 신호(RDQS_t)와 함께 독출 데이터(DQ)를 메모리 콘트롤러(110, 도 1)로 전송하는 데 이용될 것이다.
출력 드라이브 회로(310)는, 도 2의 T0 시점에서 T6 시점까지 구간 및 T8 시점 이후에 도시된 바와 같이, 독출 데이터(DQ)가 출력되지 않는 구간에서 상보 독출 스트로브 신호(RDQS_c)를 로직 하이 상태로 출력할 수 있다. 이 때, 출력 드라이브 회로(310)는 로직 로우의 제1 구동 신호(DRVa)에 응답하여 PMOS 트랜지스터(311)가 턴온된다.
PMOS 트랜지스터(311)의 턴-온 시, 동작 온도 상승으로 실리콘(Si) 기판과 게이트 산화막(SiO2) 사이에 실리콘-수소(Si-H) 결합을 깨고 나온 수소 이온에 의해 기판 계면에 양(+) 전하를 가진 인터페이스 트랩(interface trap)이 생성될 수 있다. 이로 인해, NBTI(Negative Biased Temperature Instability) 현상이 발생하며, PMOS 트랜지스터(311)의 문턱 전압(Vth)이 상승할 수 있다. 이러한 문턱 전압 시프트는 고온으로 갈수록 더 크게 나타나서 NBTI 현상을 악화시킬 수 있다.
도 4는 도 1의 독출 스트로브 신호(RDQS_t)를 전송하는 전송부를 설명하는 종래의 회로 다이어그램이다.
도 4를 참조하면, 전송부(128)는 제3 및 제4 구동 신호들(DRVc, DRVd)에 응답하여 독출 스트로브 신호(RDQS_t)를 출력하는 출력 드라이브 회로(410)를 포함할 수 있다. 출력 드라이브 회로(410)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 PMOS 트랜지스터(411)와 NMOS 트랜지스터(412)로 구성될 수 있다. PMOS 트랜지스터(411)의 게이트에는 제3 구동 신호(DRVc)가 연결되고, NMOS 트랜지스터(412)의 게이트에는 제4 구동 신호(DRVd)가 연결될 수 있다. PMOS 트랜지스터(411)의 드레인과 NMOS 트랜지스터(412)의 드레인은 서로 연결되고, 연결 노드(N2)에서 독출 스트로브 신호(RDQS_t)가 출력될 수 있다.
제3 및 제4 구동 신호들(DRVc, DRVd)은 메모리 장치(120)의 독출 동작에 따른 데이터 출력 경로에서 독출 데이터(DQ)와의 상관 관계들에 의해 발생되는 신호들이다. 출력 드라이브 회로(410)는 제3 및 제4 구동 신호들(DRVc, DRVd)에 응답하여, 도 2의 T6 시점에서 T8 시점까지 도시된 바와 같이, 상승 및 하강 에지들로 토글링하는 독출 스트로브 신호(RDQS_t)를 출력할 수 있다. 독출 스트로브 신호(RDQS_t)는 상보 독출 스트로브 신호(RDQS_c)와 함께 독출 데이터(DQ)를 메모리 콘트롤러(110)로 전송하는 데 이용될 것이다.
출력 드라이브 회로(410)는, 도 2의 T0 시점에서 T6 시점까지 구간 및 T8 시점 이후에 도시된 바와 같이, 독출 데이터(DQ)가 출력되지 않는 구간에서 독출 스트로브 신호(RDQS_t)를 로직 로우 상태로 출력할 수 있다. 이 때, 출력 드라이브 회로(410)는 로직 하이의 제4 구동 신호(DRVd)에 응답하여 NMOS 트랜지스터(412)가 턴온된다.
NMOS 트랜지스터(412)에서도 턴-온 시, 동작 온도 상승으로 기판 계면에 음(-) 전하를 가진 인터페이스 트랩이 생성되어, 문턱 전압(Vth)이 상승하는 PBTI(Positive Biased Temperature Instability) 현상을 유발할 수 있다.
도 3및 도 4에서, NBTI 및/또는 PBTI 현상에 의해 출력 드라이브 회로(310)의 PMOS 트랜지스터(311)와 출력 드라이브 회로(410)의 NMOS 트랜지스터(412)의 문턱 전압들(Vth)이 높아질 수 있다. 이에 따라, 도 5에 도시된 바와 같이, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)의 로직 하이 구간(tH)과 로직 로우 구간(tL) 사이의 듀티 비율(duty ratio)이 틀어지는 듀티 왜곡 현상이 발생되는 문제점이 나타난다. 본 발명의 실시예들에서는 NBTI 및/또는 PBTI현상으로 인한 듀티비 왜곡과 같은 열화를 줄이기 위하여, 메인 출력 드라이브 회로와 함께 빅텀 출력 드라이브 회로를 갖는 전송부를 제안한다.
도 6 및 도 7은 본 발명의 실시예에 따른 전송부를 설명하는 도면들이다. 도 6은 전송부(129a)의 회로 다이어그램이고, 도 7은 전송부(129a)의 동작 타이밍 다이어그램이다.
도 6을 참조하면, 전송부(129a)는 메인 출력 드라이브 회로(610)와 빅텀 출력 드라이브 회로(620)를 포함한다. 메인 출력 드라이브 회로(610)는, 도 3의 출력 드라이브 회로(310)와 동일하게, 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 PMOS 트랜지스터(611)와 NMOS 트랜지스터(612)로 구성될 수 있다. PMOS 트랜지스터(611)는 제1 풀-업 드라이버로 지칭되고, NMOS 트랜지스터(612)는 풀-다운 드라이버로 지칭될 수 있다.
PMOS 트랜지스터(611)의 게이트에는 제1 구동 신호(DRVa)가 연결되고, NMOS 트랜지스터(612)의 게이트에는 제2 구동 신호(DRVb)가 연결될 수 있다. 제1 및 제2 구동 신호들(DRVa, DRVb)은 메모리 장치(120, 도 1)의 독출 동작에 따른 데이터 출력 경로에서 독출 데이터(DQ)와의 상관 관계들에 의해 발생되는 신호들이다. PMOS 트랜지스터(611)의 드레인과 NMOS 트랜지스터(612)의 드레인은 서로 연결되고, 연결 노드(NA)에서 상보 독출 스트로브 신호(RDQS_c)가 출력될 수 있다.
메인 출력 드라이브 회로(610)는, 도 7에 도시된 바와 같이, 메모리 장치(120)의 독출 데이터(DQ)가 출력되는 구간(P2)에서 인에이블되고 제1 및 제2 구동 신호들(DRVa, DRVb)에 응답하여 상승 및 하강 에지들로 토글링하는 상보 독출 스트로브 신호(RDQS_c)를 출력할 수 있다. 이 때, 제1 및 제2 구동 신호들(DRVa, DRVb)는 로직 하이 및 로직 로우로 토글링하도록 제공되어, PMOS 트랜지스터(611)와 NMOS 트랜지스터(612)는 선택적으로 턴온 또는 턴오프될 수 있다.
메인 출력 드라이브 회로(610)는, 도 7에 도시된 바와 같이, 메모리 장치(120)의 독출 데이터(DQ)가 출력되지 않는 구간들(P1, P2)에서 제1 및 제2 구동 신호들(DRVa, DRVb)에 응답하여 디세이블될 수 있다. 이 때, 제1 구동 신호(DRVa)는 로직 하이로 제공되고 제2 구동 신호(DRVb)는 로직 로우로 제공되어, PMOS 트랜지스터(611)와 NMOS 트랜지스터(612)는 턴오프될 수 있다.
빅텀 출력 드라이브 회로(620)는 전원 전압(VDD)과 연결 노드(NA) 사이에 연결되는 PMOS 트랜지스터(621)로 구성될 수 있다. PMOS 트랜지스터(621)는 제2 풀-업 드라이버로 지칭될 수 있다. PMOS 트랜지스터(621)의 게이트에는 제1 제어 신호(VCTM1)가 연결될 수 있다.
빅텀 출력 드라이브 회로(620)는, 도 7에 도시된 바와 같이, 메인 출력 드라이브 회로(610)가 인에이블되어 상보 독출 스트로브 신호(RDQS_c)를 출력하는 구간(P2)에서 제1 제어 신호(VCTM1)에 응답하여 디세이블될 수 있다. 이 때, 제1 제어 신호(VCTM1)는 로직 하이로 제공되어 PMOS 트랜지스터(621)는 턴오프될 수 있다.
빅텀 출력 드라이브 회로(620)는, 도 7에 도시된 바와 같이, 메인 출력 드라이브 회로(610)가 디세이블된 구간들(P1, P3)에서 제1 제어 신호(VCTM1)에 응답하여 인에이블될 수 있다. 이 때, 제1 제어 신호(VCTM1)는 로직 로우로 제공되어 PMOS 트랜지스터(621)는 턴온될 수 있다.
본 실시예에서, 메모리 장치(120)의 독출 데이터(DQ)가 출력되지 않는 구간들(P1, P3)에서 메인 출력 드라이브 회로(610)의 PMOS 트랜지스터(611)가 턴오프되고 빅텀 출력 드라이브 회로(620)의 PMOS 트랜지스터(621)가 턴온되어, 상보 독출 스트로브 신호(RDQS_c)가 로직 하이로 출력된다. 이에 따라, 턴오프된 메인 출력 드라이브 회로(610)의 PMOS 트랜지스터(611)에서 NBTI 현상이 방지될 수 있다.
도 8 및 도 9는 본 발명의 실시예에 따른 전송부를 설명하는 도면들이다. 도 8은 전송부(128a)의 회로 다이어그램이고, 도 9는 전송부(128a)의 동작 타이밍 다이어그램이다.
도 8을 참조하면, 전송부(128a)는 메인 출력 드라이브 회로(810)와 빅텀 출력 드라이브 회로(820)를 포함한다. 메인 출력 드라이브 회로(810)는, 도 4의 출력 드라이브 회로(410)와 동일하게, 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 PMOS 트랜지스터(811)와 NMOS 트랜지스터(812)로 구성될 수 있다. PMOS 트랜지스터(811)는 풀-업 드라이버로 지칭되고, NMOS 트랜지스터(812)는 제1 풀-다운 드라이버로 지칭될 수 있다.
PMOS 트랜지스터(811)의 게이트에는 제3 구동 신호(DRVc)가 연결되고, NMOS 트랜지스터(812)의 게이트에는 제4 구동 신호(DRVd)가 연결될 수 있다. 제3 및 제4 구동 신호들(DRVc, DRVd)은 메모리 장치(120, 도 1)의 독출 동작에 따른 데이터 출력 경로에서 독출 데이터(DQ)와의 상관 관계들에 의해 발생되는 신호들이다. PMOS 트랜지스터(811)의 드레인과 NMOS 트랜지스터(812)의 드레인은 서로 연결되고, 연결 노드(NB)에서 독출 스트로브 신호(RDQS_t)가 출력될 수 있다.
한편, 제3 및 제4 구동 신호들(DRVc, DRVd)은 도 6 및 도 7의 제1 및 제2 구동 신호들(DRVa, DRVb)과도 연관될 수 있다. 예시적으로, 독출 스트로브 신호(RDQS_t)가 출력되는 구간(P2)에서 제3 및 제4 구동 신호들(DRVc, DRVd)의 로직 레벨은 제1 및 제2 구동 신호들(DRVa, DRVb)과 서로 반대일 수 있다.
메인 출력 드라이브 회로(810)는, 도 9에 도시된 바와 같이, 메모리 장치(120, 도 1)의 독출 데이터(DQ)가 출력되는 구간(P2)에서 인에이블되고 제3 및 제4 구동 신호들(DRVc, DRVd)에 응답하여 상승 및 하강 에지들로 토글링하는 독출 스트로브 신호(RDQS_t)를 출력할 수 있다. 이 때, 제3 및 제4 구동 신호들(DRVc, DRVd)는 로직 로우 및 로직 하이로 토글링하도록 제공되어, PMOS 트랜지스터(811)와 NMOS 트랜지스터(812)는 선택적으로 턴온 또는 턴오프될 수 있다.
메인 출력 드라이브 회로(810)는, 도 9에 도시된 바와 같이, 메모리 장치(120)의 독출 데이터(DQ)가 출력되지 않는 구간들(P1, P2)에서 제3 및 제4 구동 신호들(DRVc, DRVd)에 응답하여 디세이블될 수 있다. 이 때, 제3 구동 신호(DRVc)는 로직 하이로 제공되고 제4 구동 신호(DRVd)는 로직 로우로 제공되어, PMOS 트랜지스터(811)와 NMOS 트랜지스터(812)는 턴오프될 수 있다.
빅텀 출력 드라이브 회로(820)는 연결 노드(NA) 와 접지 전압(VSS)에 연결되는 NMOS 트랜지스터(821)로 구성될 수 있다. NMOS 트랜지스터(821)는 제2 풀-다운 드라이버로 지칭될 수 있다. NMOS 트랜지스터(821)의 게이트에는 제2 제어 신호(VCTM2)가 연결될 수 있다.
빅텀 출력 드라이브 회로(820)는, 도 9에 도시된 바와 같이, 메인 출력 드라이브 회로(810)가 인에이블되어 독출 스트로브 신호(RDQS_t)를 출력하는 구간(P2)에서 제2 제어 신호(VCTM2)에 응답하여 디세이블될 수 있다. 이 때, 제2 제어 신호(VCTM2)는 로직 로우로 제공되어 NMOS 트랜지스터(821)는 턴오프될 수 있다.
빅텀 출력 드라이브 회로(820)는, 도 9에 도시된 바와 같이, 메인 출력 드라이브 회로(810)가 디세이블된 구간들(P1, P3)에서 제2 제어 신호(VCTM2)에 응답하여 인에이블될 수 있다. 이 때, 제2 제어 신호(VCTM2)는 로직 하이로 제공되어 NMOS 트랜지스터(821)는 턴온될 수 있다.
본 실시예에서, 메모리 장치(120)의 독출 데이터(DQ)가 출력되지 않는 구간들(P1, P3)에서 메인 출력 드라이브 회로(810)의 NMOS 트랜지스터(812)가 턴오프되고 빅텀 출력 드라이브 회로(620)의 NMOS 트랜지스터(821)가 턴온되어, 독출 스트로브 신호(RDQS_t)가 로직 로우로 출력된다. 이에 따라, 턴오프된 메인 출력 드라이브 회로(610)의 NMOS 트랜지스터(812)에서 PBTI 현상이 방지될 수 있다.
상술한 바와 같이, 도 6의 전송부(129a)는 독출 데이터(DQ)가 출력되지 않을 때, 메인 출력 드라이브 회로(610)의 PMOS 트랜지스터(611) 대신에 빅텀 출력 드라이브 회로(620)의 PMOS 트랜지스터(621)가 동작되도록 하여 상보 독출 스트로브 신호(RDQS_c)를 로직 하이로 출력할 수 있다. 도 8의 전송부(128a)는 메인 출력 드라이브 회로(810)의 NMOS 트랜지스터(812) 대신에 빅텀 출력 드라이브 회로(820)의 NMOS 트랜지스터(821)가 동작되도록 하여 독출 스트로브 신호(RDQS_c)를 로직 로우로 출력할 수 있다. 이에 따라, 메인 출력 드라이브 회로들(610, 810)의 PMOS 및 NMOS 트랜지스터들(611, 812)은 NBTI 및 PBTI 영향 없이 안정적인 문턱 전압들(Vth)을 갖게 됨으로써, 도 7 및 도 9에 도시된 바와 같이, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 안정적인 듀티 비율로 출력될 수 있다.
도 10은 본 발명의 실시예들에 따른 전송부들을 포함하는 메모리 장치에서 수행되는 독출 동작을 설명하는 타이밍 다이어그램이다.
도 10을 참조하면, 도 2에서 설명된 메모리 장치(120, 도 1)의 독출 동작의 타이밍 다이어그램과 동일하게, 독출 스트로브 신호쌍(RDQS_t, RDQS_c)은 T6 시점에서 T8 시점까지 독출 데이터(DQ)에 기초하여 상승 및 하강 에지들로 토글링하고, 나머지 구간들, 즉 T0 시점에서 T6 시점까지의 구간 및 T8 시점 이후에서는 독출 스트로브 신호(RDQS_t)는 로직 로우 상태이고, 상보 독출 스트로브 신호(RDQS_c)는 로직 하이 상태임을 볼 수 있다.
독출 스트로브 신호쌍(RDQS_t, RDQS_c)이 토글링하는 T6 시점에서 T8 시점까지의 구간은, 도 6의 전송부(129a)의 메인 출력 드라이브 회로(610)와 도 8의 전송부(128a)의 메인 출력 드라이브 회로(810)가 인에이블된다. 이 때, 도 6의 전송부(129a)의 빅텀 출력 드라이브 회로(620)와 도 8의 전송부(128a)의 빅텀 출력 드라이브 회로(820)는 디세이블된다.
독출 스트로브 신호(RDQS_t)가 로직 로우 상태이고 상보 독출 스트로브 신호(RDQS_c)는 로직 하이 상태인 T0 시점에서 T6 시점까지의 구간 및 T8 시점 이후는, 도 6의 전송부(129a)의 빅텀 출력 드라이브 회로(620)와 도 8의 전송부(128a)의 빅텀 출력 드라이브 회로(820)가 인에이블된다. 이 때, 도 6의 전송부(129a)의 메인 출력 드라이브 회로(610)와 도 8의 전송부(128a)의 메인 출력 드라이브 회로(810)는 디세이블된다.
도 11은 본 발명의 개념적 실시예들에 따른 전송부들을 포함하는 메모리 장치를 설명하는 블락도이다.
도 11을 참조하면, 메모리 장치(120a)는 도 1에 도시된 메모리 장치(120)와 동일할 수 있다. 메모리 장치(120a)는 메모리 셀 어레이(1110), 입출력 제어 회로(1120), 수신부(126), 그리고 전송부들(127, 128a, 129a)을 포함할 수 있다.
메모리 셀 어레이(1110)는 복수의 워드라인들과 비트라인들에 연결된 메모리 셀들을 포함하고, 메모리 셀들은 복수의 메모리 뱅크들 및/또는 메모리 블락들로 그룹화될 수 있다. 메모리 셀 어레이(1110)의 영역 내에는 메모리 셀들을 억세스하기 위한 로우 디코더, 칼럼 디코더, 센스앰프 등이 배치될 수 있다.
입출력 제어 회로(1120)는 메모리 장치(120a)로 인가되는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 기입 동작 및/또는 독출 동작을 제어할 수 있다. 기입 동작에서, 입출력 제어 회로(1120)는 수신부(126)를 통해 입력되는 기입 데이터(DQ)를 메모리 셀 어레이(1110)에 기입할 수 있다. 독출 동작에서, 입출력 제어 회로(1120)는 메모리 셀 어레이(1110)에서 독출된 데이터(DQ)를 전송부(127)를 통해 출력할 수 있다.
입출력 제어 회로(1120)는 제1 내지 제4 구동 신호들(DRVa, DRVb, DRVc, DRVd)과 제1 및 제2 제어 신호들(VCTM1, VCTM2)을 생성하는 제어 신호 발생 회로(1122)를 포함할 수 있다. 제어 신호 발생 회로(1122)는 독출 커맨드(READ)에 기초하여 제1 내지 제4 구동 신호들(DRVa, DRVb, DRVc, DRVd)과 제1 및 제2 제어 신호들(VCTM1, VCTM2)을 생성할 수 있다.
제1 및 제2 구동 신호들(DRVa, DRVb)과 제1 제어 신호(VCTM1)는 전송부(129a)로 제공될 수 있다. 전송부(129a)는 도 6 및 도 7에서 설명된 바와 같이, 제1 및 제2 구동 신호들(DRVa, DRVb)과 제1 제어 신호(VCTM1)에 응답하여 상보 독출 스트로브 신호(RDQS_c)를 출력할 수 있다. 전송부(129a)는 독출 데이터(DQ)가 출력되는 독출 동작일 때 하강 및 상승 에지들로 토글링하는 상보 독출 스트로브 신호(RDQS_c)를 출력하는 메인 출력 드라이브 회로(610)와 비-독출 동작일 때 로직 하이의 상보 독출 스트로브 신호(RDQS_c)를 출력하는 빅텀 출력 드라이브 회로(620)를 포함할 수 있다. 비-독출 동작일 때 메인 출력 드라이브 회로(610)는 디세이블되고, 독출 동작일 때 빅텀 출력 드라이브 회로(620)는 디세이블될 수 있다.
제3 및 제4 구동 신호들(DRVc, DRVd)과 제2 제어 신호(VCTM2)는 전송부(128a)로 제공될 수 있다. 전송부(128a)는 도 8 및 도 9에서 설명된 바와 같이, 제3 및 제4 구동 신호들(DRVc, DRVd)과 제2 제어 신호(VCTM2)에 응답하여 독출 스트로브 신호(RDQS_t)를 출력할 수 있다. 전송부(128a)는 독출 데이터(DQ)가 출력되는 독출 동작일 때 상승 및 하강 에지들로 토글링하는 독출 스트로브 신호(RDQS_t)를 출력하는 메인 출력 드라이브 회로(810)와 비-독출 동작일 때 로직 로우의 독출 스트로브 신호(RDQS_t)를 출력하는 빅텀 출력 드라이브 회로(820)를 포함할 수 있다. 비-독출 동작일 때 메인 출력 드라이브 회로(810)는 디세이블되고, 독출 동작일 때 빅텀 출력 드라이브 회로(820)는 디세이블될 수 있다.
도 12은 본 발명의 개념적 실시예들에 따른 전송부들을 포함하는 메모리 장치를 설명하는 블락도이다.
도 12를 참조하면, 메모리 장치(120b)는 스택된 다수개의 메모리 레이어들(1210, 1220, 1230, 1240)을 포함한다. 메모리 장치(120b)는 멀티 채널 인터페이스 방식의 와이드 입출력을 제공하는 하이-밴드위스 메모리(High-Bandwidth Memory: HBM) 일 수 있다. 메모리 레이어들(1210, 1220, 1230, 1240)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어들(1210, 1220, 1230, 1240) 각각은, 2 채널들(1211-1212, 1221-1222, 1231-1232, 1241-1242)로 구성될 수 있다. 본 실시예에서, 메모리 장치(120b)는 4개의 메모리 레이어들(1210, 1220, 1230, 1240)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 메모리 장치(120b)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다.
메모리 장치(120b)는 스택된 메모리 레이어들(1210, 1220, 1230, 1240)의 하단부에 메모리 버퍼(1250)를 더 포함할 수 있다. 메모리 레이어들(1210, 1220, 1230, 1240)은 TSV(through silicon via) 구조(1260)를 포함할 수 있으며, TSV 구조(1260)를 통해 메모리 버퍼(1250)와 전기적으로 연결될 수 있다.
메모리 버퍼(1250)는 메모리 콘트롤러(110, 도 1)로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하는 입력 버퍼(또는 수신부)를 포함하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 버퍼링하여 채널들(1211, 1212, 1221, 1222, 1231, 1232, 1241, 1242)로 제공할 수 있다. 메모리 버퍼(1250)는 TSV 구조(1260)를 통해 통하여 채널들(1211, 1212, 1221, 1222, 1231, 1232, 1241, 1242)에 대해 신호 분배 기능 및 데이터 입출력 기능을 제공할 수 있다. 메모리 버퍼(1250)는 메모리 장치(120b)의 외면에 형성된 도전 수단들, 예컨대 범프들 또는 솔더볼들을 통해 메모리 콘트롤러(110)와 통신할 수 있다.
각각의 채널(1211, 1212, 1221, 1222, 1231, 1232, 1241, 1242)은, 채널별로 독립적으로 동작하는 메모리 셀 어레이(1010), 메모리 셀 어레이(143)를 제어하는 입출력 제어 회로(1020), 그리고 독출 스트로브 신호쌍(RDQS_t, RDQS_c)을 출력하는 전송부들(129a, 128a)을 포함할 수 있다.
전송부(129a)는 독출 데이터(DQ)가 출력되는 독출 동작일 때 하강 및 상승 에지들로 토글링하는 상보 독출 스트로브 신호(RDQS_c)를 출력하는 메인 출력 드라이브 회로(610)와 비-독출 동작일 때 로직 하이의 상보 독출 스트로브 신호(RDQS_c)를 출력하는 빅텀 출력 드라이브 회로(620)를 포함할 수 있다. 비-독출 동작일 때 메인 출력 드라이브 회로(610)는 디세이블되고, 독출 동작일 때 빅텀 출력 드라이브 회로(620)는 디세이블될 수 있다.
전송부(128a)는 독출 데이터(DQ)가 출력되는 독출 동작일 때 상승 및 하강 에지들로 토글링하는 독출 스트로브 신호(RDQS_t)를 출력하는 메인 출력 드라이브 회로(810)와 비-독출 동작일 때 로직 로우의 독출 스트로브 신호(RDQS_t)를 출력하는 빅텀 출력 드라이브 회로(820)를 포함할 수 있다. 비-독출 동작일 때 메인 출력 드라이브 회로(810)는 디세이블되고, 독출 동작일 때 빅텀 출력 드라이브 회로(820)는 디세이블될 수 있다.
전송부들(129a, 128a)은 비-독출 동작 시 메인 출력 드라이브 회로(610, 810) 대신에 빅텀 출력 드라이브 회로(620, 820)를 인에이블시켜 독출 스트로브 신호(RDQS_t)와 상보 독출 스트로브 신호(RDQS_c) 각각을 로직 로우와 로직 하이로 출력할 수 있다. 이에 따라, 메인 출력 드라이브 회로(610, 810)의 PMOS 및 NMOS 트랜지스터들은 NBTI 및 PBTI 영향 없이 안정적인 문턱 전압들을 갖게 됨으로써, 독출 동작 시 메인 출력 드라이브 회로(610, 620)에서 출력되는 독출 스트로브 신호쌍은 안정적인 듀티 비율로 출력될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 데이터에 동기되는 독출 스트로브 신호를 전송하는 전송부를 포함하고,
    상기 전송부는
    상기 데이터가 출력되는 독출 동작일 때, 하강 및 상승 에지들로 토글링하는 상기 독출 스트로브 신호를 출력하는 메인 출력 드라이브 회로; 및
    비-독출 동작일 때, 로직 하이의 상기 독출 스트로브 신호를 출력하는 빅텀 출력 드라이브 회로를 포함하고,
    상기 비-독출 동작일 때 상기 메인 출력 드라이브 회로는 디세이블되고, 상기 독출 동작일 때 상기 빅텀 출력 드라이브 회로는 디세이블되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 메인 출력 드라이브 회로는,
    제1 구동 신호에 응답하여 상기 독출 스트로브 신호를 전원 전압 레벨로 구동하는 제1 피모스 트랜지스터; 및
    제2 구동 신호에 응답하여 상기 독출 스트로브 신호를 접지 전압 레벨로 구동하는 엔모스 트랜지스터를 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 빅텀 출력 드라이브 회로는
    제어 신호에 응답하여 상기 독출 스트로브 신호를 상기 전원 전압 레벨로 구동하는 제2 피모스 트랜지스터를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 독출 동작일 때, 상기 제1 구동 신호와 상기 제2 구동 신호는 서로 상보적인 로직 레벨을 갖고, 상기 제어 신호는 로직 하이 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 비-독출 동작일 때, 상기 제1 구동 신호는 로직 하이 레벨을 갖고, 상기 제2 구동 신호와 상기 제어 신호는 로직 로우 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  6. 데이터에 동기되는 독출 스트로브 신호를 전송하는 전송부를 포함하고,
    상기 전송부는
    상기 데이터가 출력되는 독출 동작일 때, 될 때, 상승 및 하강 에지들로 토글링하는 상기 독출 스트로브 신호를 출력하는 메인 출력 드라이브 회로; 및
    비-독출 동작일 때, 로직 로우의 상기 독출 스트로브 신호를 출력하는 빅텀 출력 드라이브 회로를 포함하고,
    상기 비-독출 동작일 때 상기 메인 출력 드라이브 회로는 디세이블되고, 상기 독출 동작일 때 상기 빅텀 출력 드라이브 회로는 디세이블되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 메인 출력 드라이브 회로는,
    제1 구동 신호에 응답하여 상기 독출 스트로브 신호를 전원 전압 레벨로 구동하는 피모스 트랜지스터; 및
    제2 구동 신호에 응답하여 상기 독출 스트로브 신호를 접지 전압 레벨로 구동하는 제1 엔모스 트랜지스터를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 빅텀 출력 드라이브 회로는
    제어 신호에 응답하여 상기 독출 스트로브 신호를 상기 접지 전압 레벨로 구동하는 제2 엔모스 트랜지스터를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 독출 동작일 때, 상기 제1 구동 신호와 상기 제2 구동 신호는 서로 상보적인 로직 레벨을 갖고, 상기 제어 신호는 로직 로우 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 비-독출 동작일 때, 상기 제1 구동 신호와 상기 제어 신호는 로직 하이 레벨을 갖고, 상기 제2 구동 신호는 로직 로우 레벨을 갖는 것을 특징으로 하는 반도체 장치.
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