CN116230045A - 一种写入驱动电路和电子设备 - Google Patents

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CN116230045A CN202310222650.XA CN202310222650A CN116230045A CN 116230045 A CN116230045 A CN 116230045A CN 202310222650 A CN202310222650 A CN 202310222650A CN 116230045 A CN116230045 A CN 116230045A
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朱伟
李彬鸿
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Abstract

本发明提供一种写入驱动电路，包括背偏生成电路和磁隧道结电路，所述背偏生成电路的第一输入端用于获取写入数据，所述背偏生成电路的第二输入端用于获取读写控制信号，通过对写入数据和读写控制信号进行分析，提供与所述写入数据和读写控制信号相适配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路的控制信号，从而能够根据实际读写情况所需的驱动能力，对写“0”、写“1”和读分别提供不同的背栅偏压，能够有效降低电路功耗。同时避免了传统字线驱动电路电源VCOM切换时间较长的问题，提高MRAM电路读写的速度，并且背栅调节功能应用到字线驱动电路设计中，可以很好的解决MRAM写入操作的超压问题，提高电路的可靠性。

Description

一种写入驱动电路和电子设备
技术领域
本发明涉及电子电路技术领域，具体涉及一种基于FDSOI工艺磁随机存储器的写入驱动电路和电子设备。
背景技术
首先，对本申请中所用到的专业词汇进行解释：
STT-MRAM，Spin-Transfer Torque Magnetic RAM，自旋转移矩磁存储器。通过固定层使电流极化，形成自旋电流，将自旋矩传递给自由层的磁矩，使其依据自旋电流的方向而发生转动，实现写入信息“0”或“1”。读取信息的方法与MRAM一样，也是通过检测存储单元的电阻读出其存储的信息。
MTJ，Magnetic Tunnel Junction，磁性隧道结，是MRAM的基本存储元件，钉扎层和自由层的极性状态决定了MTJ阻值的大小，两者相一致时为低阻态，不一致时为高阻态。
1T-1MTJ，是STT-MRAM选用的一种高密度存储单元，由一个存取晶体管(1T)和1个磁性隧道结(1MTJ)组成，通过1T对MTJ进行读写操作，写操作时需要改变MTJ的极化状态因而需要较大电流，读操作时不能影响极化状态因而只能施加微小电流。
FDSOI，全耗尽型绝缘体上硅是一种CMOS平面工艺技术。
WL，wordline，表示存储阵列的字线；
BL,bitline,存储阵列的位线；
SL,source line,存储阵列的源极线；
Free layer,是磁隧道结的自由层；
Pinned layer,是磁隧道结的钉扎层；
Insulator,是绝缘层；
NMOS access transistor，NMOS写入晶体管；
Weak Write，弱写入，即磁隧道结从低阻到高阻的写入；
Strong write，强写入，即磁隧道结从高阻到低阻的写入。
随着半导体制造工艺的发展，传统存储技术的缺陷越来越明显。磁随机存取存储器(MRAM)利用磁隧道结(MTJ)器件的不同磁阻态来实现对数据的存储，具有非易失性、低功耗、高可靠和可持续微缩等特点，且与CMOS完全兼容，显示出巨大的前景。MRAM已成为业内公认的先进技术代主流嵌入式存储技术之一，有望替代eFlash、eDRAM和部分eSRAM。
MRAM已经历了三代变化，前两代最主要体现在写入方式上的变化。第一代MRAM是磁场写入方式，利用流过导体的电流产生磁场感应使存储单元磁隧道结自由层磁化方向改变，从而改变磁隧道结的高低电阻状态，完成写入功能，如图1所示。第二代MRAM，即自旋转移矩磁随机存储器(STT-MRAM)，是利用自旋转移矩效应诱导磁性材料发生磁化翻转，即利用流过隧道结中不同方向的自旋极化电流，驱动软磁体磁化方向的改变，实现磁隧道结高低阻抗状态的切换，完成写入功能，如图2所示。STT-MRAM较第一代MRAM，结构更简单，写入能耗低，集成度高，避免了MTJ近邻单元的串扰影响。第三代MRAM的自旋轨道转矩磁随机存储器(SOT-MRAM)，电流通过底层重金属，产生自旋流并注入到自由层中，利用自旋轨道矩使自由层的磁化方向产生扰动，并结合多种方式让磁化方向产生确定性的翻转。相比于自旋转移矩的存储技术，基于自旋轨道矩的存储技术具有对称的读写能力、分离可优化的读写路径、亚纳秒的快速操作速度和低写入功耗等优点。
MRAM的存储单元通常采用由一个存取晶体管(1T)和1个磁隧道结(1MTJ)组成，即1T-1MTJ。MRAM的存储单元写“0”时，即磁隧道结写成低阻态，需要对1T-1MTJ施加从位线到源极线的电流；MRAM的存储单元写“1”时，即磁隧道结写成高阻态，需要对1T-1MTJ施加由源极线到位线的电流，如图3a和图3b所示。MRAM数据写入时需要较大的写入电流，以使MTJ翻转到所需状态。写入电流的大小与1T-1MTJ的驱动管尺寸正相关，但驱动管尺寸的增加意味着MRAM存储阵列面积的增大，因此需要合理的选择驱动管尺寸。而MRAM读操作时，需要电流较小，不需要超压。因此在电路设计过程中，通常对写入和读出过程的字线施加不同的电压，通过1T-1MTJ驱动管栅极超压的方法提高写入的驱动电流。一方面1T-1MT在写“0”和写“1”时需要的电流差别较大，写“0”时所需电流较小，比较容易实现。统一的电压写入造成功耗的浪费。另一方面超压写入的方法导致1T-1MTJ驱动管相当长一段时间处于超压状态，影响晶体管的可靠性。
全耗尽绝缘体上硅(FDSOI)技术基于绝缘体上硅(SOI)衬底，在超薄硅膜上制备器件，其工艺制程简化，可以改善短沟道效应和亚阈值特性，降低电路的静态功耗。FDSOI技术具有巨大的市场潜力，将成为未来重要的发展趋势之一。FDSOI技术独有的背栅调节功能可以灵活的平衡性能和功耗，为电路设计提供多种选择。FDSOI器件的结构如图4所示，该结构为现有结构，本申请并未对其进行改进。
现有MRAM字线驱动电路方案是采用双电压，在读和写时分别提供不同的工作电压。如图5所示，美国专利申请号US20130314980A1里采用公共电压VCOM进行电位切换，在写入操作时，采用VWL，读出操作时，选择VCORE。为了降低字线电压的上升延迟，引入了电荷共享设计，在VCOM和地之间引入电荷共享电容CVCOM，在字线与地之间引入字线电容CWL，电荷共享电容会与字线电容同时作为充电负载，使得所选的字线电位上升至需求的核心电位，从而缩小字线的上升延迟。这种字线驱动电路需要仔细设计电荷共享电容，电容值的大小决定了字线的上升延迟和面积，甚至引发电路的可靠性问题。由此，该技术由于字线采用双电压设计，在写“0”操作所需电流较写“1”时小得多，统一的超压写入造成功耗的浪费。同时写入操作和读出操作器件，1T-1MTJ的驱动管很长一段时间处于超压状态，影响晶体管的可靠性。
发明内容
有鉴于此，本发明实施例提供一种写入驱动电路和电子设备，以实现针对不同的读写数据分别采用不同的背栅偏压，有效降低电路功耗。同时避免了传统字线驱动电路电源VCOM切换时间较长的问题，提高MRAM电路读写的速度。
为实现上述目的，本发明实施例提供如下技术方案：
一种写入驱动电路，包括：
背偏生成电路和磁隧道结电路，所述背偏生成电路的第一输入端用于获取写入数据，所述背偏生成电路的第二输入端用于获取读写控制信号，并生成与所述写入数据与所述读写控制信号相匹配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路的控制信号。
可选的，上述写入驱动电路中，所述背偏生成电路具体用于：
获取所述读写控制信号以及所述写入数据的信号类型，生成与所述读写控制信号以及所述写入数据的信号类型相匹配的背栅偏压。
可选的，上述写入驱动电路中，所述背偏生成电路具体用于：
获取所述读写控制信号以及所述写入数据的信号类型；
当所述读写控制信号为0时，所述背栅偏压为0；
当所述读写控制信号为1且写入数据为0时，提供第一背栅偏压；
当所述读写控制信号为1且写入数据为1时，提供第二背栅偏压。
可选的，上述写入驱动电路中，所述背偏生成电路包括：
逻辑与非门、第一反相器、第二反相器、升压电路、三态门和高压管；
所述逻辑与非门的第一端作为所述背偏生成电路的第一端，用于获取写入数据，所述逻辑与非门的第二端作为所述背偏生成电路的第二端，用于获取读写控制信号，所述逻辑与非门的输出端与所述第一反相器的输入端、所述升压电路的输入端以及所述三态门的第三控制端相连；
所述升压电路的输出端与所述高压管的控制端相连，所述高压管的输入端与VDDH电源相连，所述高压管的输出端与所述三态门的输出端相连，所述三态门的输出端作为所述背偏生成电路的输出端；
所述第一反相器的输出端与所述三态门的第二控制端相连；
所述第二反相器的输入端与所述逻辑与非门的第二端相连，所述第二反相器的输出端与所述三态门的第一控制端和第四控制端相连。
可选的，上述写入驱动电路中，所述高压管为PMOS管。
可选的，上述写入驱动电路中，所述三态门包括：
依次串联的第一开关管、第二开关管、第三开关管和第四开关管；
所述第一开关管的输入端与VDDL电源相连；
所述第四开关管的输出端接地；
所述第一开关管的控制端作为所述三态门的第一控制端，所述第二开关管的控制端作为所述三态门的第二控制端，所述第三开关管的控制端作为所述三态门的第三控制端，所述第四开关管的控制端作为所述三态门的第四控制端，所述第三开关管与所述第二开关管的公共端作为所述三态门的输出端，同时也作为所述背偏生成电路的输出端。
可选的，上述写入驱动电路中，所述第一开关管和第二开关管为PMOS管，所述第三开关管和第四开关管为NMOS管。
可选的，上述写入驱动电路中，还包括：列译码器、第一逻辑与门、第二逻辑与门、第一缓冲器、第二缓冲器、第一传输门、第二传输门和字线译码器；
所述列译码器用于提供列选择信号；
所述第一逻辑与门的第一输入端与所述列译码器的其中一个列选择信号相连，所述第一逻辑与门的第二输入端与所述背偏生成电路的第二端相连，用于获取读写控制信号WR；所述第一逻辑与门的输出端与所述第一缓冲器的输入端相连；
所述第二逻辑与门的第一输入端与所述背偏生成电路的第二端相连，所述第二逻辑与门的第二输入端与所述背偏生成电路的第一端相连；所述第二逻辑与门的输出端与所述第二缓冲器的输入端相连；
所述第一缓冲器的第一输出端与所述第一传输门和第二传输门的第一控制端相连，所述第一缓冲器的第二输出端与所述第一传输门和第二传输门的第二控制端相连；
所述第二缓冲器的第一输出端与所述第二传输门的输入端相连，所述第二缓冲器的第二输出端与所述第一传输门的输入端相连；
所述第一传输门的输出端与所述磁隧道结电路的第一输入端相连；
所述第二传输门的输出端与所述磁隧道结电路的第二输入端相连；
所述字线译码器的字线输出端与所述磁隧道结电路的驱动信号控制端相连；
所述背偏生成电路的输出端与所述磁隧道结电路背栅电压输入端相连。
一种电子设备，包括上述任意一项所述的写入驱动电路。
可选的，所述电子设备为手机、电脑或PC机。
基于上述技术方案，本发明实施例提供的上述方案，通过对写入数据和读写控制信号进行分析，提供与所述写入数据和读写控制信号相适配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路的控制信号，从而能够根据实际读写情况所需的驱动能力，对写“0”、写“1”和读分别提供不同的背栅偏压，能够有效降低电路功耗。同时避免了传统字线驱动电路电源VCOM切换时间较长的问题，提高MRAM电路读写的速度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为第一代——toggle MRAM的结构示意图；
图2为第二代STT-MRAM的结构示意图；
图3a为1T-1MTJ写0过程示意图；
图3b为1T-1MTJ写1过程；
图4为FDSOI器件的结构示意图；
图5为现有技术中字线驱动电路的结构示意图；
图6为本发明提供的写入驱动电路的写入过程；
图7为本发明提供的写入驱动电路的结构示意图；
图8为本申请实施例公开的背偏生成电路的结构示意图；
图9为本申请另一实施例公开的写入驱动电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术中，MRAM在写入过程中1T-1MTJ的驱动管栅极需要超压来提高驱动电流，但是超压一方面影响电路的可靠性，另一方面造成功耗的浪费。基于此，本发明提供了一种基于FDSOI工艺磁随机存储器的写入驱动电路，该电路基于FDSOI工艺，利用其独有的背栅调节功能，解决MRAM写入操作的超压问题。
根据磁隧道结的工作原理，当写“0”时，即低阻态，需要字线WL打开，BL为高电平VDD，SL接低电平GND，产生从BL流向SL的电流；当写“1”时，即高阻态，需要字线WL打开，SL为高电平VDD，BL接低电平GND，产生从SL流向BL的电流，其原理图如图6所示。由于MRAM高低阻差别较大，正反向的电流差别很大。由低阻写高阻的过程需要很大的反向电流。上面已介绍现有技术为了提供较大的驱动电流，写入过程采用超压的方式实现。基于FDSOI工艺的MRAM电路设计过程中可以充分利用工艺的优势，将FDSOI技术独有的背栅调节功能应用到字线驱动电路设计中，可以很好的解决MRAM写入操作的超压问题。
参见图7，本申请公开的写入驱动电路可以包括：
背偏生成电路100和磁隧道结电路200，所述背偏生成电路100的第一输入端用于获取写入数据WDATA，所述背偏生成电路100的第二输入端用于获取读写控制信号WR，并生成与所述写入数据WDATA与所述读写控制信号WR相匹配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路200的控制信号。所述背偏生成电路100具体用于：获取所述读写控制信号WR以及所述写入数据WDATA的信号类型，生成与所述读写控制信号WR以及所述写入数据WDATA的信号类型相匹配的背栅偏压。例如，当所述读写控制信号WR为0时，所述背栅偏压为0；当所述读写控制信号WR为1且写入数据WDATA为0时，提供第一背栅偏压；当所述读写控制信号WR为1且写入数据WDATA为1时，提供第二背栅偏压。
本发明的技术方案可以有效解决MRAM写入操作的超压问题，通过背栅偏压降低磁隧道结电路200中驱动管的阈值电压提高驱动电流，提高器件的可靠性。根据实际读写情况所需的驱动能力，对写“0”、写“1”和读分别提供不同的背栅偏压，能够有效降低电路功耗。同时避免了传统字线驱动电路电源VCOM切换时间较长的问题，提高MRAM电路读写的速度。
在本实施例中，还提供了一种所述背偏生成电路100的具体结构，参见图8，包括：
逻辑与非门101、第一反相器102、第二反相器103、升压电路104、三态门105和高压管MP0，所述高压管MP0可以为PMOS管；
所述逻辑与非门101由串联的与门和反相器构成，所述逻辑与非门101的第一端作为所述背偏生成电路100的第一端，用于获取写入数据WDATA<k>，所述逻辑与非门101的第二端作为所述背偏生成电路100的第二端，用于获取读写控制信号WR，并对获取到的写入数据WDATA<k>和读写控制信号WR进行逻辑与非处理；所述逻辑与非门101的输出端与所述第一反相器102的输入端、所述升压电路104的输入端以及所述三态门105的第三控制端相连；
所述升压电路104的输出端与所述高压管MP0的控制端相连，所述高压管MP0的输入端与VDDH电源相连，所述高压管MP0的输出端与所述三态门105的输出端相连，所述三态门105的输出端作为所述背偏生成电路100的输出端；
所述第一反相器102的输出端与所述三态门105的第二控制端相连；
所述第二反相器103的输入端与所述逻辑与非门101的第二端相连，所述第二反相器103的输出端与所述三态门105的第一控制端和第四控制端相连。
所述三态门105包括：
依次串联的第一开关管MP1、第二开关管MP2、第三开关管MN1和第四开关管MN2，所述第一开关管MP1和第二开关管MP2为PMOS管，所述第三开关管MN1和第四开关管MN2为NMOS管。
所述第一开关管MP1的输入端与VDDL电源相连；
所述第四开关管MN2的输出端接地；
所述第一开关管MP1的控制端作为所述三态门105的第一控制端，所述第二开关管MP2的控制端作为所述三态门105的第二控制端，所述第三开关管MN1的控制端作为所述三态门105的第三控制端，所述第四开关管MN2的控制端作为所述三态门105的第四控制端，所述第三开关管MN1与所述第二开关管MP2的公共端作为所述三态门105的输出端，同时也作为所述背偏生成电路100的输出端。
背偏生成电路100的工作原理为：
背偏生成电压通过对读写控制信号WR与写入数据WDATA进行与非处理后产生EN信号，控制三态门105的输出，三态门105的结构如图8所示，其中MP0为高压管。当进行读操作时，读写控制信号WR为0，EN为高电平VDD，第一反相器102的输出信号ENB为0，EN信号经升压电路104处理后变换为ENH信号，此时高压管MP0在ENH信号的控制下关闭，第二开关管MP2和第三开关管MN1在ENB信号和EN信号的控制下打开，三态门105输出Vbias为0，所述Vbias即为背偏生成电路100输出的背栅偏压；当进行写“0”操作时，读写控制信号WR为1，EN为高电平VDD，ENB为0，ENH经过升压电路104为VDDH，高压管MP0关闭，第二开关管MP2和第三开关管MN1打开，电路输出Vbias为VDD，所述VDD为第一背栅偏压；当进行写“1”操作时，读写控制信号WR为1，EN为0，ENB为高电平VDD，ENH为0，高压管MP0打开，第二开关管MP2和第三开关管MN1关闭，电路输出Vbias为VDDH，所述VDDH为第二背栅偏压。通过这种简单的写驱动电路及其背偏生成电路100的设计，可以有效解决MRAM写入操作的超压问题，在写“0”和写“1”时采用不同的背栅偏压，通过降低驱动管的阈值电压提高驱动电流。
此外，除了所述背偏生成电路100和磁隧道结电路200，参见图9，本发明提供的字线驱动电路还包括：列译码器300、第一逻辑与门AND2、第二逻辑与门AND1、第一缓冲器400、第二缓冲器500、第一传输门TG1、第二传输门TG2、字线译码器600；
其中，所述列译码器300用于提供列选择信号col<0>、列选择信号col<j>、列选择信号col<m-1>等，在这里，所述j为不小于1的正整数，所述m为大于j+1的正整数。
所述第一逻辑与门AND2的第一输入端与所述列译码器300的其中一个列选择信号相连，并不局限于图7中所示的列选择信号col<j>，所述第一逻辑与门AND2的第二输入端与所述背偏生成电路100的第二端相连，用于获取读写控制信号WR；所述第一逻辑与门AND2的输出端与所述第一缓冲器400的输入端相连；
所述第二逻辑与门AND1的第一输入端与所述背偏生成电路100的第二端相连，所述第二逻辑与门AND1的第二输入端与所述背偏生成电路100的第一端相连；所述第二逻辑与门AND1的输出端与所述第二缓冲器500的输入端相连；
所述第一缓冲器400的第一输出端与所述第一传输门TG1和第二传输门TG2的第一控制端相连，所述第一缓冲器400的第二输出端与所述第一传输门TG1和第二传输门TG2的第二控制端相连；
所述第二缓冲器500的第一输出端与所述第二传输门TG2的输入端相连，所述第二缓冲器500的第二输出端与所述第一传输门TG1的输入端相连；
所述第一传输门TG1的输出端与所述磁隧道结电路200的第一端相连；
所述第二传输门TG2的输出端与所述磁隧道结电路200的第二端相连；
所述字线译码器600的字线输出端与所述磁隧道结电路200的驱动信号控制端相连；
所述背偏生成电路100的输出端与所述磁隧道结电路200背栅电压输入端相连。
所述磁隧道结电路200包括MTJ和1T-MTJ驱动管；
所述MTJ的第一端作为所述磁隧道结电路200的第一输入端，所述MTJ的第二端与所述1T-MTJ驱动管的第一端相连；
所述1T-MTJ驱动管的第二端作为所述磁隧道结电路200的第二输入端，所述1T-MTJ驱动管的控制端作为所述磁隧道结电路200的驱动信号控制端，所述1T-MTJ驱动管的背栅电压输入端作为所述磁隧道结电路200背栅电压输入端
所述第二传输门TG2的输出端与所述1T-MTJ驱动管的第二端相连；
所述MTJ的第二端与所述1T-MTJ驱动管的第一端相连；
所述字线译码器600的字线输出端与所述1T-MTJ驱动管的控制端相连；
所述1T-MTJ驱动管的背栅电压输入端与所述背偏生成电路100的输出端相连，用于获取所述1T-MTJ驱动管的背栅电压。
该字线驱动电路的工作原理如下：
当读写控制信号WR为高时，列译码器300产生的列选信号将对应的传输门打开，写入数据WDATA经过缓冲器后传入SL，写入数据WDATA取反后传入BL。例如当需要进行写入“0”时，即WR为“1”，WDATA<k>为“0”，与门AND1输出信号经过反相器产生dn<k>为1，经过缓冲器产生d<k>为0，而此时列译码对应的列选信号有效，即col<j>为1，与门AND2输出信号经过反相器产生csn为0和缓冲器产生cs为1，这样对应的传输门TG1和TG2打开，TG2对应的d<k>信号传输至SL，即SL为0，TG1对应的dn<k>信号传输至BL，即BL为VDD；当需要进行写入“1”时，对应的传输门打开，SL为VDD，BL为0。读写控制信号WR与写入数据WDATA经过背偏生成电路100产生对应的1T-1MTJ驱动管背偏电压。
由上述方案可见，本申请提供了一种基于FDSOI工艺的磁随机存储器写入驱动电路设计，可以避免写入过程中的字线超压问题，缩短字线电压的上升延迟，降低电路功耗，提高器件及电路的可靠性。该电路设计简单，可靠性高。
为了描述的方便，描述以上系统时以功能分为各种模块分别描述。当然，在实施本发明时可以把各模块的功能在同一个或多个软件和/或硬件中实现。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种写入驱动电路，其特征在于，包括：
背偏生成电路和磁隧道结电路，所述背偏生成电路的第一输入端用于获取写入数据，所述背偏生成电路的第二输入端用于获取读写控制信号，并生成与所述写入数据与所述读写控制信号相匹配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路的控制信号。
2.根据权利要求1所述的写入驱动电路，其特征在于，所述背偏生成电路具体用于：
获取所述读写控制信号以及所述写入数据的信号类型，生成与所述读写控制信号以及所述写入数据的信号类型相匹配的背栅偏压。
3.根据权利要求1所述的写入驱动电路，其特征在于，所述背偏生成电路具体用于：
获取所述读写控制信号以及所述写入数据的信号类型；
当所述读写控制信号为0时，所述背栅偏压为0；
当所述读写控制信号为1且写入数据为0时，提供第一背栅偏压；
当所述读写控制信号为1且写入数据为1时，提供第二背栅偏压。
4.根据权利要求1所述的写入驱动电路，其特征在于，所述背偏生成电路包括：
逻辑与非门、第一反相器、第二反相器、升压电路、三态门和高压管；
所述逻辑与非门的第一端作为所述背偏生成电路的第一端，用于获取写入数据，所述逻辑与非门的第二端作为所述背偏生成电路的第二端，用于获取读写控制信号，所述逻辑与非门的输出端与所述第一反相器的输入端、所述升压电路的输入端以及所述三态门的第三控制端相连；
所述升压电路的输出端与所述高压管的控制端相连，所述高压管的输入端与VDDH电源相连，所述高压管的输出端与所述三态门的输出端相连，所述三态门的输出端作为所述背偏生成电路的输出端；
所述第一反相器的输出端与所述三态门的第二控制端相连；
所述第二反相器的输入端与所述逻辑与非门的第二端相连，所述第二反相器的输出端与所述三态门的第一控制端和第四控制端相连。
5.根据权利要求4所述的写入驱动电路，其特征在于，所述高压管为PMOS管。
6.根据权利要求4所述的写入驱动电路，其特征在于，所述三态门包括：
依次串联的第一开关管、第二开关管、第三开关管和第四开关管；
所述第一开关管的输入端与VDDL电源相连；
所述第四开关管的输出端接地；
所述第一开关管的控制端作为所述三态门的第一控制端，所述第二开关管的控制端作为所述三态门的第二控制端，所述第三开关管的控制端作为所述三态门的第三控制端，所述第四开关管的控制端作为所述三态门的第四控制端，所述第三开关管与所述第二开关管的公共端作为所述三态门的输出端，同时也作为所述背偏生成电路的输出端。
7.根据权利要求6所述的写入驱动电路，其特征在于，所述第一开关管和第二开关管为PMOS管，所述第三开关管和第四开关管为NMOS管。
8.根据权利要求1-6任意一项所述的写入驱动电路，其特征在于，还包括：列译码器、第一逻辑与门、第二逻辑与门、第一缓冲器、第二缓冲器、第一传输门、第二传输门和字线译码器；
所述列译码器用于提供列选择信号；
所述第一逻辑与门的第一输入端与所述列译码器的其中一个列选择信号相连，所述第一逻辑与门的第二输入端与所述背偏生成电路的第二端相连，用于获取读写控制信号；所述第一逻辑与门的输出端与所述第一缓冲器的输入端相连；
所述第二逻辑与门的第一输入端与所述背偏生成电路的第二端相连，所述第二逻辑与门的第二输入端与所述背偏生成电路的第一端相连；所述第二逻辑与门的输出端与所述第二缓冲器的输入端相连；
所述第一缓冲器的第一输出端与所述第一传输门和第二传输门的第一控制端相连，所述第一缓冲器的第二输出端与所述第一传输门和第二传输门的第二控制端相连；
所述第二缓冲器的第一输出端与所述第二传输门的输入端相连，所述第二缓冲器的第二输出端与所述第一传输门的输入端相连；
所述第一传输门的输出端与所述磁隧道结电路的第一输入端相连；
所述第二传输门的输出端与所述磁隧道结电路的第二输入端相连；
所述字线译码器的字线输出端与所述磁隧道结电路的驱动信号控制端相连；
所述背偏生成电路的输出端与所述磁隧道结电路背栅电压输入端相连。
9.一种电子设备，其特征在于，包括权利要求1-6任意一项所述的写入驱动电路。
10.根据权利要求9所述的电子设备，其特征在于，所述电子设备为手机、电脑或PC机。
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